Устройство для адресации памяти на цилиндрических магнитных доменах
УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ ПАМЯТИ НА ЦИЛИНДРИЧЕСКИХ МАГНИТНЫХ ДОМЕНАХ, содержащее индексный регистр , регистр базового адреса, сумматор, коммутатор, регистр текущего адреса, блок элементов И, причем разрядные выходы регистра базового адреса соединены с выходами первой группы блока элементов И, выходы сумматора соединены с информационными входами регистра текущего адреса, выходы которого являются адресными выходами устройства и соединены с информационными входами первой группы коммутатора, первый управляющий вход которого является первым переключающим входом устройства, отличающееся тем, что, с целью расширения области применения устройства путем реализации различных режимов адресации страниц и повьщ1ения его быстродействия, оно содержит блок формирования остатка адреса, счетчик физических адресов, элемент И-НЕ и элемент И, причем первый управляющий вход блока формирования остатка адреса является. первым входом синхронизации устройства и соединен со счетным входом счетчика физических адресов, вход установки в нулевое состояние которого является входом сброса устройства и соединен со вторым управлякмцим входом коммутатора, второй управляющий вход блока формирования остатка адреса является вторым переключающим входом устройства, первый вход, элемента И соединен с первым управляющим входом коммутатора, а второй вход элемента И - с входами установки в нулевое состояние индексного регистра и регистра текущего адреса, с входами второй группы блока элементов И и подключен к выходу элемента И-НЕ, входы которого соединены с разряднь1ми выходами счетчика физических адресов, информационными входами второй группы коммутатора и первым управляющим выходом коммутатора , третий управляющий вход ко00 ел торого подключен к первому управляющему входу блока формирования отстат00 ка адреса, четвертый управляющий вход коммутатора является вторым ел входом синхронизации устройства, пятый управляннций вход коммутатора соединен с выходом переноса блока формирования остатка адреса, первый и второй информационные выходы которого соединены с информационными входами третьей группы коммутатора, шестой управляющий вход которого соединен с выходом переноса счетчика физических адресов, седьмой управляющий вход коммутатора - с входом входного переноса сумматора и подключен к выходу элемента И, инфор
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИН (51)4 G 11 С 11/14
ГОСУДАРСТВЕННЫЙ HOMHTET СССР пО делАм изОБРетений и ОтнРытий
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К ABTOPCKONIY СВИДЕТЕЛЬСТВУ (21) 3724597/24-24 (22) 13.04.84 (46) 15. 10.85. Бюл. N- 38 (72) В.В.Топорков (71) Московский ордена Ленина и ордена Октябрьской Революции энергетический институт (53) 681.327.66(088.8) (56) Авторское свидетельство СССР
Ф 966695, кл. G 06 F 9/36, 1982.
Авторское свидетельство СССР
В 888121, кл." G 06 F 9/32, 1981. (54)(57) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ
ПАМЯТИ НА ЦИЛИНДРИЧЕСКИХ ИАГНИТНЬЙ
ДОМЕНАХ, содержащее индексный регистр, регистр базового адреса, сумматор, коммутатор, регистр текущего адреса, блок элементов И, причем разрядные выходы регистра базового адреса соединены с выходами первой группы блока элементов И, выходы сумматора соединены с информационными входами регистра текущего адреса, выходы которого являются адресными выходами устройства и соединены с информационными входами первой группы коммутатора, первый управляющий вход которого является первым переключающим входом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства путем реализации различных режимов адресации страниц и повышения его быстродействия, оно содержит блок формирования остатка адреса, счетчик физических адресов, элемент И-НЕ и элемент И, причем первый управляющий вход блока формирования остатка адреса является.
„„SU„„1185395 А первым входом синхронизации устройства и соединен со счетным входом счетчика физических адресов, вход установки в нулевое состояние которого является входом сброса устройства и соединен со вторым управляющим входом коммутатора, второй управляющий вход блока формирования остатка адреса является вторым переключающим входом устройства, первый вход ° элемента И соединен с первым управляющим входом коммутатора, а второй вход элемента И вЂ” с входами установки в нулевое состояние индексного регистра и регистра текущего адреса, с входами второй группы блока элементов И и подключен к выходу элемента И-НЕ, входы которого соединены с разрядными выходами счетчика физических адресов, информационными входами второй группы коммутатора и первым управляющим выходом коммутатора, третий управляющий вход которого подключен к первому управляющему входу блока формирования отстатка адреса, четвертый управляющий вход коммутатора является вторым входом синхронизации устройства, пятый управляющий вход коммутатора соединен с выходом переноса блока формирования остатка адреса, первый и второй информационные выходы которого соединены с информационными входами третьей группы коммутатора, шестой управляющий вход которого соединен с выходом переноса счетчика физических адресов, седьмой управляющий вход коммутатора — с входом входного переноса сумматора и подключен к выходу элемента И, инфор1185395
10 мационные входы и вход разрешения приема числа индексного регистра соединены с информационными выходами коммутатора, второй управляющий выход которого соединен с входом разрешения приема числа в регистр текущего адреса, третий управляющий выход коммутатора соединен с входами, третьей группы блока элементов И, 1
Изобретение относится к вычислительной технике, в частности к устройствам для адресации памяти и мо- жет быть использовано в запоминающих устройствах на цилиндрических магнитных доменах (ЦИД), в которых для сокращения времени доступа и повышения скорости передачи данных из накопителя при считывании .или записи нескольких страниц применяется их логическая адресация, для формирования текущего адреса в логической форме.
Целью изобретения является расширение области применения устройства путем реализации различных режимов адресации страниц и повышение его быстродействия.
На фиг. 1 представлена функциональная схема устройства; на фиг. 2 — 20 мультиплексора; на фиг. 3 — то.же, первого счетчика блока формирования остатка адреса; на фиг. 4 — то же, второго счетчика блока формирования остатка адреса; на фиг. 5 — 7 — 25 соотношение между физическими и логическими адресами страниц в накопителе на ЦМД.
Устройство для адресации памяти на ЦМД (фиг. 1) содержит индексный регистр 1, регистр 2 базового адреса, сумматор 3, коммутатор 4, регистр 5 текущего адреса, блок 6 элементов И, блок 7 формирования остатка адреса, счетчик 8 физических адресов, эле- 35 мент И-HE 9, элемент И 10.
Коммутатор 4 (фиг. 1) содержит мультиплексор 11, триггер 12 переноса, элементы И 13-15, элементы ИЛИ 1618, элемент НЕ 19. 40
Выходы которого cof. .дине вы с разряд» ными входами первой группы сумматора, разрядные входы второй группы которого соединены с разрядными выходами индексного регистра, четвертый управляющий выход коммутатора соединен со входом установки в нулевое состояние блока формирования остатка адреса.
Блок 7 формирования остатка адреса (фиг ° 1) содержит первый счетчик 20, второй счетчик 21, триггеры 22 и 23, элементы И 24 и 25, элементы ИЛИ 26 и 27, элемент НЕ 28.
На фиг ° 1 показаны шина 29 с потенциалом логической единицы, шина 30 нулевого потенциала, первый 31 и второй 32 входы синхронизации устройства, первый 33 и второй 34 переключающие входы устройства, вход 35 сброса устройства, адресные выходы 36 устройства, разрядные выходы 37 счетчика физических адресов, первый 38 и второй 39 информационные выходы блока формирования остатка адреса, информационные выходы 40 коммутатора, второй 41, третий 42 и четвертый 43 управляющие выходы коммутатора, выход 44 переноса блока формирования остатка адреса, выход 45 переноса счетчика физических адресов, вход 46 входного переноса сумматора, первый 47, второй 48 управляющие входы мультиплексора, выход 49 переноса первого счетчика, выход 50 переноса второго счетчика, вход 51 разрешения счета второго счетчика, вход 52 разрешения счета первого счетчика.
На фиг. 1 показаны также А
А„,...,А, — разрядные входы первой группы сумматора 3; Во, В„, В „ — разрядные входы второй группы сумматора 3; S, S S „- выходы сумматора 3 (m — разрядность сумматора; 0 — старший, (m-1) — младший разряды); S — входы начальной установки в единичное состояние;
R — - входы начальной установки в ну- . левое состояние триггеров 2, 22
1185395 и 23; Т вЂ” счетный вход триггера 12 переноса; J- К-входы, синхронизирующие С-входы триггеров 22 и 23.
Мультиплексор (фиг. 2) содержит первую группу элеиентон И 53, вторую группу элементов И 54, третью группу элементов И 55, группу элементов ИЛИ 56 °
Первый счетчик 20 блока 7 формирования остатка адреса (фиг. 3) содержит элемент И 57, асинхронный счетчик 58.!
Второй счетчик 21 блока 7 формиро-. вания остатка адреса (фиг. 4) содер- 15 жит триггер 59, элемент И 60, элемент ИЛИ 61, асинхронный счетчик 62.
На фиг. 3 и 4 показаны R-входы установки в нулевое состояние асинхронных счетчиков 58 и 62 и триггера 59; S-вход установки в единичное состояние; Т вЂ” счетный вход триггера 59; "+1" — счетные входы р р
2 выходы переноса, 1-К1, 1-К вЂ” разрядные выходы, M„, M2 — модули пересчета асинхронных счетчиков 58 и 62.
Устройство работает следующим образом.
На перный и второй входы 31 и 32 синхронизаций устройства (фиг. 1) поступают синхроимпульсы С1, С2, соответственно, с частотой, равной частоте продвижения ЦМД в информационных регистрах накопителя, причем синхросерии С1 и С2 сдвинуты одна З5 относительно другой на половину периода. При этом в зависимости от состояния переключающих входов 33 и 34 устройства на адресных выходах 36 присутствует текущий логический ад- 40 рес А „; страницы, находящейся у репликаторов-переключателей вывода, однозначно связанный с физическим (реальным) адресом А этой страницы, инверсный код которого поступает 45 на разрядные выходы 37 счетчика 8 физических адресов. Формирование текущего логического адреса А осущел ствляется по следующим правилам:
Аф! =q+ 12r, 50 где 1, j — принимают все возможные значения с О по (l -1), т.е. О, 1,2,..., 31 -1; (1 — число битовых позиций в информационных регистрах55 накопителя на Ц1Я;
32 — первый параметр адресации (целое число); п — второй параметр адресации (целое число);
q " "частное от деления А, на число и
r — остаток от деления А„ на число и, Для формирования всех возможных значений логических адресов (i=O— 2!-1), однозначно соответствующих значениям физических адресов (j=0— 1,-1), первый параметр адресации должен удовлетворять условию: .=ГЕ„/nl при (ГЮ, /п))п- P„(1,,где f x j — ближайшее целое число не меньше х. Если 1 n- p =1 (числа 1 взаимно простые), то расстояние в битовых позициях информационных регистров накопителя между днумя любыми страницами с последовательными логическими адресами A„ и А < л(И1)»
/i+1/=(i+1)mod 1„, включая позицйю i, постоянно и равно значению пер2 ного параметра адресации. Значения второго параметра адресации n=2, 3,..., Le„/ Pð.!, где .чa — ближайшее целое число не большее у t — мини» мально необходимое количестно циклов вращающегося поля (тактов) для освЬбождения позиций регистра вывода, занятых после репликации или вывода страницы из информационных регистров.
Если А„; (и, то принимается q=O, г=А„ . Прй значении второго параметра адресации п=! связь физического и логического адресов имеет вид:
О при A =О, Аф. = 1 A „; при Ал, ФО.
Рассматривается работа устройства при следунхцих параметрах накопителя на ЦМД с блочным копированием: 8„ =
=1025, t> =282. На фиг. 5-7 показано соответствие между логическими и физическими адресами страниц при следующих параметрах адресации:
p2= t2 =342; п=п =3 (фиг. 5);
e,= Е» -513; n=n 2 (фиг. 6);
n=1 фиг. 7).
Стрелками указана последовательность смены адресов, соответствующая направлению продвижения ЩЩ в информационных регистрах накопителя. Для систем адресации на фиг. 5 и 6 нсе реальные адреса разбиваются на подмножества адресов, деление которых на число и дает один и тот же остаток: 0,1,2 (фиг. 5) и 0,1 (фиг. 6), а двум физическим адресам А y (>+q) 1185395
30 и Аф, /j+1/=(j+1)mod 5 фиг. 5; 0,1 — на фиг. 6) совпадают со значением соответствующего остатка. Для системы адресации при п=1 (фиг. 7) сумма физического и логичес10 кого адресов, кроме "0", равна константе P„ =1025. С учетом изложенного в устройстве формируется текущий логический адрес. Сумматор 3 (фиг. 1) является m-разрядным параллельным комбинационным сумматором, где m — число разрядов, необходимое для представления числа 8 без знака (m=11 при 0> =1025). Модуль пересчета счетчика 20 равен М = Р =342 (счет с О по 341, 1 1 сигнал переноса — на 342-ом синхроимпульсе С1). Модуль пересчета счетчика 21 равен М1= Р" — Р†1=1, чтобы сигнал переноса йа выходе 50 (фиг. 1) возникал на 513-ом синхроимпульсе С1: при возникновении переноса на выходе 49 первого счетчика 20 и сигнала логического "О" на втором переключающем входе 34 устройства на выходе элемента И 24 возникает сигнал логической "1" и триггер 59 (фиг. 4) по входу 51 разрешения счета переводится в состояние "1", на выходе 52 блокировки счета — уровень "О" и синхроимпульсы С1 не проходят на счетный вход счетчика 58 (фиг. 3). Поскольку сигнал логической "1" на единичном выходе триггера 59 воз40 никает после окончания действия сиг. нала переноса на выходе 49 счетчика 20 (триггер 59 — двухступенчатый), то счет начинается не с 342-го синхроимпульса С1 на входе 31, а с 343-ro. Поэтому модуль пересчета Н< равен не 171, а 170, т.е. =М„ +М +1=513. При появлении сигнала 2 переноса на выходе 50 триггер 59 по R-входу устанавливается в "0", на выходе 52 — уровень "1" (сигнал блокировки счета снимается и по следующему синхроимпульсу С1 начинается отсчет с 0 по 341 в счетчике 20, в то время как счетчик 21 находится в нулевом состоянии). Модуль пересчета счетчика 8 физических адресов равен R< 1025 (счет с О по 1024, сигнал переноса на 1025-ом синхроимпульсе С1). Перед началом работы устройства илн.в определенный момент времени, например, после считывания страницы с адресным маркером, когда у репликаторов-переключателей вывода находится страница, адреса которой (физический и логический) должны быть равны "О" (абсолютный адрес), на вход 35 сброса устройства (фиг.1) подается логическая "1". При этом счетчик 8 физических адресов переводится в нулевое состояние (на выходах 37 — инверсный код 11... 11), триггер 12 переноса по S-входу переводится в единичное состояние, сигналом логического "О" на выходе элемента И-HE 9 индексный регистр 1, регистр 5 текущего адреса по входам установки в нулевое состояние обнуляются, на выходах блока 6 элементов И вЂ” уровни логических "О". Сигналом логической "!" с выхода элемента ИЛИ 16 переводятся в нулевое состояние счетчики 20 и 21, триггеры .22 и 23 — сигналом "1" с выхода элемента ИЛИ 26. Устройство гото-, во к работе. Сигнал "1" с входа 35 сброса снимается (с приходом первого синхроимпульса С1 на вход 31 триггер .12 по R-входу устанавливается в нулевое состояние). В зависимости от состояния переключающих входов 33, 34 и содержимого регистра 2 базового адреса осуществляются режимы выработки текущего логического адреса, представленные в . таблице. При параметрах Г =342 и n =3 2 адресация осуществляется в соответствии с фиг. 5. В регистр 2 базового адреса заносится число и =3. Значеf ние остатка присутствует на выходах 38, 39 триггеров 22 и 23 блока 7 формирования остатка адреса (фиг. 1.). На триггерах 22 и 23 образован счетчик с переменным модулем пересчета. При наличии на втором переключающем входе 34 уровня "1" модуль пересчета равен трем (счет с О по 2), так как на R-входе триггера 23 присутствует логический "О". При наличии на втором переключающем входе 34 логического "О" (на выходе элемента ИЛИ 26— "!") триггер 23 постоянно находится в нулевом состоянии, пересчет на два осуществляется триггером 22. 1185395 Если работа устройства начинается с нулевого (абсолютного адреса), то до прихода 342-го синхроимпульса С1 на вход 3 1 значение остатка равно нулю. Формирование текущего логического адреса внутри зоны с одним и тем же остатком осуществляется путем сложения логического адреса, образованного в предыдущем . такте, с константой и, находящейся в регистре 2 базового адреса, в сумматоре 3 и заносится в регистр 5 текущего адреса по синхроимпульсу С1, проходящему через элемент ИЛИ 18 на выход 41 коммутатора 4 и вход разрешения приема регистра 5. Логический адрес, полученный в предыдущем такте, заносится в индексный регистр 1 по синхроимпульсу С2 на входе 32 через мультиплексор 11 с адресных выходов 36 устройства, причем на управляющем входе 48 мультиплексора 11 присутствует при этом логическая "1" (на выходе эле2 мента И 13 — "1") . Прием числа в индексный регистр 1 разрешен в том случае, если на одном из управляющих входов 46 — 48 мультиплексора 1! присутствует "1" (фиг. 2). До тех пор", пока счетчик 8 физических адресов находится в нулевом состоянии, на адресных выходах 36 присутствует нулевой логический адрес. С приходом первого синхроимпульса С1 на вход 31 содержимое счетчика 8 физических адресов становится отличным от нуля (физический адрес равен "1"), триггер 12 переноса устанавливается в нулевое состояние, на выходе элемента И-НЕ 9— 40 логическая " 1", на выходе 42 коммутатора — также уровень "1". Через элементы И 6 число и =3 проходит на входы сумматора 3 и складывается с содержимым индексного регистра 1, 45 который до этого бып обнулен. При этом на входе 46 входного переноса сумматора 3 постоянно сохраняется логический "0" (на входе 33 — "0"). Таким образом, форйируется логический адрес, равный трем (фиг. 5), который по синхроимпульсу С2 заносится в индексный регистр 1. Аналогично формируются текущие логические адреса 6,9,....., 1020, 1023 (остаток ра- 55 вен "0"). С приходом на вход 31 342ro синхроимпульса С1 на выходе 49 переноса первого счетчика 20 формируется сигнал переноса ("1"), который через элементы И 25, ИЛИ 27 поступает на С-входы триггеров 22 и 23, формируется новое значение остатка "1". Через выход 44 блока 7 формирования остатка адреса сигнал переноса через элементы И 14, ИЛИ 17 коммутатора 4 поступает на Т-вход триггера 12 и запоминается в нем. При этом на управляющем входе 47 мультиплексора 11 уровень "1" и новое значение остатка с выходов 38 и 39 заносится в индексный регистр 1, На выходе 42 коммутатора 4 — сигнал "0", на выходах элементов И 6 логические "0", а на входе 4 1 разрешения приема в регистр 5 текущего адреса — "1" в регистр 5 заносится логический адрес, равный "1". С приходом следующего синхроимпульса С1 на вход 31 сигналом логической " !" на К-входе (выход элемента И 15) триггер 12 переноса вновь переводится в нулевое состояние. Формирование логических адресов 4, 7, 10,..., 102 1 1024 осуществляется также суммированием адреса, сформированного в предыпущем такте, с константой и =3. Формирование остатка 2 и адресов 2, 5, 8, 11, ..., 10!9, 1022 осуществляется аналогично. С приходом 1025-ro синхроимпульса С1 на вход 31 при содержимом счетчика 8 физических адресов, равном 1024, и логическом адресе 1022 на адресных выходах 36 счетчик 8 обнуляется (на выходах 37 — код 11.. ° .11). На выходе 45 переноса счетчика 8 возникает сигнал переноса ("1"), поступающий через элемент ИЛИ 16 коммутатора 4 на выход 43 блока 7 формирования остатка адреса, и обнуляет счетчики 20, 21 и триггеры 22,23, Через элемент ИЛИ 17 сигнал переноса проходит на Т-вход триггера 12 переноса и запоминается в нем до прихода следующего синхроимпульса С1. Логическая "1" с выхода триггера 12 поступает на вход элемента И-НЕ 9, и лишь после этого на выходе элемента И-HE 9 появляется логический "0", поступающий на входы установки в нулевое состояние регистров 1 и 5. На адресных выходах 36 формируется нулевой (абсолютный) адрес. Таким o5pa" зом, запоминание сигнала переноса с выхода 45 счетчика 8 и стробироваt 1185395 5 1О f5 55 ние сигналом "1" с единичного выхода триггера 12 элемента И-НЕ 9 исключают ложное появление "0" на его выходе, которое может быть вызвано пере" ходными процессами в счетчике 8, и непредусмотренное обнуление регистров i и 5. С приходом синхроимпульсов С1 процесс формирования текущих логических адресов протекает. аналогично описанному. При параметрах 8" =51.3 и и .=-2 адресация осуществляется в соответствии с фиг. 6. В регистр 2 базового адреса заносится число n " " ==2. На втором переключающем входе 34 — уровень "0" (формируемые значения остатка О.и 1). Формирование текущего логического адреса осуществляется I аналогично его формированию при n=n и Р = Я, однако образование значения остатка "1" и логического адреса, равного "1", происходит при поступлении на вход 31 513-го синхроимпульса С1. В этом режиме сигнал переноса с выхода 49 счетчика 20 блока 7 формирования остатка адреса (фиг. 1) через элемент И 24 поступает на вход 51 разрешения счета счетчика 21 (счет в счетчике 20 блокируется сигналом "0" на входе 52). Сигнал переноса на выходе 50 счетчика 21 возникает на 513-ом синхроимпульсе С1 (счетчик 21 обнуляется, на входе 52 разрешения счета счетчика 20 появляется логическая "1"). Сигнал переноса через элемент ИЛИ 27 поступает на С-вход триггера 22, переводя его в единичное состояние, и на выход 44 переноса блока 7 формирования остатка адреса. Таким образом, фор11 1! мируются значения остатка 1 и логического адреса "1". Далее образуются текущие логические адреса 3,5, 7,....1021,1023. При поступлении 1025-ro синхроимпульса С1 на вход 31 счетчик 8 физических адресов обнуляется, образуется нулевой адрес на выходах 36 I аналогично режиму адресации при n=n и R2= С . С приходом последующих синхроймпульсов С1 текущие логические адреса формируются аналогично описанному. При наличии сигнала логической "1" на первом переключающем входе 33 и n=1 формирование текущего логичесtt кого адреса, кроме равного . 0 осуществляется путем суммирования константы 1„ =1025, заносимой в регистр 2 базового адреса, с текущим физическим адресом, заносимым в индексный регистр 1, представленным в дополнительном коде (на входе 46 входного переноса сумматора 3 присутствует сигнал логической "1" с выхода элемента И 10, используется инверсный код физического адреса на выходах 37 счетчика 8). Результат сложения может быть только неотрицательным числом, поэтому знаковый разряд в сумматоре не нужен. При этом состояние второго переключающего входа 34 безразлично, так как прохождение сигнала переноса с выхода 44 блока 7 формирования остатка адреса через элемент И 14 на вход элемента ИЛИ 17 коммутатора 4 блокируется сигналом "0" на выходе элемента НЕ 19. Кроме того, в этом режиме до .возникновения переноса на выходе 45 счетчика 8 возможна коммутация лишь группы выходов 37 коммутатора 4 на его выходы 40, поскольку на управляющих входах 47 и 48 — логические "0" (на выходах элементов И 14, ИЛИ 17 "0", триггер 12 переноса — в нулевом состоянии; на выходе элемента И 13 — "0 ). Адресация осуществляется в соответствии с фиг. 7. С приходом первого синхроимпульса Cl если счетчик 8 находился в нулевом состоянии,в счетчике 8 фиксируется текущий физический адрес "1". На выходе элемента И-НЕ 9 появляется уровень логической "1",сигналы установки в нулевое состояние регистров 1 и 5 снимаются. На выходы блока 6 элемен— тов И проходит содержимое регистра 2 базового адреса (R„ =1025), так как на выходе 42 коммутатора 4 — "1". Через мультиплексор 11 в индексный регистр 1 заносится инверсный код физического адреса 11....10 (на управляющем входе мультиплексора 11 и входе 46 сумматора 3 — логическая "1") и выполняется вычитание физического адреса из константы Полученный логический адрес 1024 заносится в регистр 5 текущего адреса, поступает на адресные выходы 36 и остается неизменным до прихода следующего синхроимпульса С1. Так же формируются текущие логические адре-. са 1023, 1022,...,1 (фиг. 7).12 1185395 С приходом 1025-ra синхроимпульса Сl на вход 31 счетчик 8 физических адресов обнуляется, переводятся в нулевое сос.тояние регистры 1 и 5, формируется адрес "0". Режимы адресации страниц Остаток (состояние выходов 38 и 39) Параметры адресации Состояние переключающих входов Содержимое регистра 2 базового адреса 2 ) 33. 34 n =3 п =3 0; 1; 2 о n" =2 О! 1 n" =2 Р„-1025 F, =342 8 =513 Во всех режимах адресации сигнал разрешения приема числа в регистр 5 текущего адреса на выходе 41 коммута тора формируется либо по синхроимпульсу Cl на входе31,либо посигналу"1"на единичном выходе триггера !2переноса. 1185395 1385395 З7! 185395 1! 85395 Составитель В.Топорков Редактор И. Ковальчук Техред С.Мигунова Корректор Т. Колб Закаэ 6372/48 Тираж 583 Подписное ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий!!3035, Москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП "Патент", г.ужгород, ул.Проектная, 4
