Устройство для вычисления квадратного корня

 

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее семь регистров, два сумматора, два блока памяти и блок синхронизации, причем выход первого регистра подключен к информационному входу второго регистра , выход первого сумматора подклю- . чей к информационному входу пятого регистра, отличающееся тем, что, с целью расширения диапазона входных чисел, в него введены элемент И и умножитель, причем адресный вход первого блока памяти, начиная с второго разряда, подключен к выходу третьего регистра, начиная с второго разряда, и к информационному входу четвертого регистра, начиная с второго разряда, инверсный выход последнего разряда первого регистра подключен к первому входу элемента И, выход первого разряда третьего регистра подключен к второму входу элемента И, выход элемента И подключен к первому разряду адресного входа первого блока памяти и к входу первого разряда четвертого регистра, выход четвертого регистра подключен к адресному входу второго блока памяти, выход второго блока памяти подключен к первому информационному входу первого сумматора, выход шестого регистра подключен к второму информационному входу первого сумматора, выход умножителя подключен к информационному входу шестого регистра, выход третьего регистра подключен к первому информационному входу умножителя, выход первого блока памяти подключен к второму информационному входу умножителя , выход второго регистра подключен к первому информационному вхосл ду второго сумматора, выход последнего разряда второго регистра подключен к последнему разряду второго информационного входа второго сумматора , второй информационный вход второго сумматора, за исключением последнего разряда, подключен к шине логического нуля устройства, выход второго сумматора подключен со сдвигом на один разряд в сторону со о последнего разряда к информационно-, му входу седьмого регистра, первый 00 выход блока синхронизации является выходом Считьшание устройства, второй выход блока синхронизации подключен к входу синхронизации первого и третьего регистров, третий выход блока синхронизации подключен к входу синхронизации второго, четвертого и шестого регистров, четвертый выход блока синхронизации подключен к входу синхронизации пятого и седьмого регистров, пятый выход блока синхронизации является выхо-

С01ОЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК (51) 4 С 06 F 7/552

ВСЕСОЮЗНЫМИ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMY СВИДЕТЕЛЬСТВУ

13 . ", )3

ЙИБДйдЫМ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3764052/24-24 (22) 29.06.84 (46) 15.11.85. Бюл. Ф 42 (71) Львовский ордена Ленина политехнический институт им.Ленинского ком сомола и Институт прикладных проблем механики и математики AH УССР (72) Н.В.Черкасский, В.M.Крищишин и Г.Ф.Криворучко (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 716038, кл. G 06 F 7/552, 1976.

Авторское свидетельство СССР

У 922735, кл. G 06 F 7/552, 1979. (54) (57) 1. уСТРОйство Для ВЫЧИСлеНиЯ

КВАДРАТНОГО КОРНЯ, содержащее семь регистров, два сумматора, два блока памяти и блок синхронизации, причем выход первого регистра подключен к информационному входу второго регистра, выход первого сумматора подклю-, чен к информационному входу пятого регистра, отличающее с я тем, что, с целью расширения диапазона входных чисел, в него введены элемент И и умножитель, причем адресНый вход первого блока памяти, начиная с второго разряда, подключен к выходу третьего регистра, начиная с второго разряда, и к информационному входу четвертого регистра, начиная с второго разряда, инверсный выход последнего разряда первого регистра подключен к первому входу элемента И, выход первого разряда третьего регистра подключен к второму входу элемента И,.выход элемента И подключен к первому разряду адресного входа первого блока памяти и к входу перво„„Я0„„1191908 A го разряда четвертого регистра, выход четвертого регистра подключен к адресному входу второго блока памяти, выход второго блока памяти подключен к первому информационному входу первого сумматора, выход шестого регистра подключен к второму информационному входу первого сумматора, выход умножителя подключен к информационному входу шестого регистра, выход третьего регистра подключен к первому информационному входу умножителя, выход первого блока памяти подключен к второму информационному входу умно-. жителя, выход второго регистра подключен к первому информационному вхо- Е ду второго сумматора, выход последне- ф го разряда второго регистра подключен к последнему разряду второго ин- С формационного входа второго сумматора, второй информационный вход вто- с рого сумматора, за исключением посОе леднего разряда, подключен к шине логического нуля устройства, выход второго сумматора подключен со сдвигом на один разряд в сторону последнего разряда к информационно-, С© му входу седьмого регистра, первый 1 ) выход блока синхронизации является Я) выходом Считывание" устройства, второй выход .блока синхронизации подключен к входу синхронизации первого и третьего регистров, третий выход блока синхронизации подключен 3 к входу синхронизации второго, четвертого и шестого регистров, четвертый выход блока синхронизации подключен к входу синхронизации пятого и седьмого регистров, пятый выход блока синхронизации является выхо1191908 к

x = х„° 2 дом "Запись" устройства, первый вход блока синхронизации является входом "Пуск" устройства, а второй вход блока синхронизации - входом

"Сброс" устройства.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок синхронизации содержит генератор тактоных импульсов, элемент И, триггер и сдвиговый регистр, причем иннерсный выход триггера подключен к первому входу элемента И блока синхронизации, прямой выход триггера подключен к информационному входу сцвигового регистра, выход элемента И блока синхронизации подключен к уп1

Изобретение относится к вычислительной технике и предназначено для использования н универсальных и специализированных вычислительных устройствах при обработке данных в формате с плавающей запятой.

Цель изобретения — расширение диапазона входных чисел за счет обработки чисел в формате с плавающей запятой.

На фиг.1 представлена функциональная схема устройства; на фиг.2— блок синхронизации; на фиг.3 — временные диаграммы работы устройства.

Устройство (фиг;1) содержит входной регистр 1 порядка, входной регистр 2 мантиссы, элемент И 3, блок

4 памяти, умножитель 5, регистры 6—

8, блок 9 памяти, сумматоры 10 и 11, выходной регистр 12 порядка, выходной регистр 13 мантиссы и блок 14 синхронизации с входами 15 и 16 и выходами 17 — 21, Блок 14 синхронизации (фиг.2 ) со25 держит генератор 22 тактовых ямпуль—

:сов, элемент И 23, триггер 24 и сдвиговый регистр 25.

Промежуточные регистры 6,7 и 8 предназначены для кратковременного запоминания результатов промежуточных вычислений и обеспечения конвейерного способа обработки. равляющему входу триггера, прямой выход генератора тактовых импульсов подключен к счетному нходу триггера,. инверсный выход генератора тактовых импульсов подключен к входу синхронизации сдвигоного регистра, выходы первого, третьего, пятого, седьмого и девятого разрядов сдвигового регистра являются соответственно первым, вторым, третьим, четвертым и пятым выходами блока синхронизации, второй вход элемента И блока синхронизации является перным входом блока синхронизации, а соединенные между собой входы сброса сдвигового регистра и триггера являются вторым входом блока синхронизации, 2

Вычисление функции у = Гх от аргумента- х (2 (х (2 ) производится следующим образом. В формате с плавающей запятой аргумент х представляется н виде где х„ — мантисса аргумента;

x> — порядок аргумента.

Используется следующий алгоритм; если х — четное; если х2 — нечетное.

Таким образом, порядок искомого числа определяется путем прибавления значения младшего разряда порядка аргумента к значению порядка аргумента. После этого производится сдвиг порядка на один разряд вправо.

Вычисление мантиссы результата производится на основе метода гегментной аппроксимации функции выражением вида у = А+Вх, где А и  — коэффициенты наилучшего равномерного приближения, минимизирующие абсолютную погрешность.

При вычислении мантиссы результата для случая нечетного порядка аргумента в блоке 4 памяти запоминается не коэффициент В, а коэффициент

1 1 919

0,5 В. Это позволяет устранить операцию сдвига мантиссы при нечетном no-i рядке.

Диапазон изменения. аргумента (0,25;1 ) разбивается на интервалы, количество которых определяется требуемой точностью, причем границы интервалов выражаются К старшими разрядами аргумента.

На разных интервалах константы А 10 и В имеют различные значения. Константы В хранятся в блоке 4 памяти, а константы А — в блоке 9 памяти.

Адресация к каждому блоку памяти осуществляется по К старшим разря- 15 дам мантиссы и младшему разряду поP рядка.

Устройство работает следующим обPR9OM

Перед началом работы устройства 20 по сигналу "Сброс" 15 (фиг.За ) триггер 24 и сдвиговый регистр 25 приводятся в исходное состояние. По сигналу "Пуск" 16 (фиг.Зб ) элемент

И 23 разрешает триггеру 24 работать 25 в режиме деления частоты ГТИ 22 (фиг.Зв ) на два (фиг.3r ). Информация с выхода триггера 24 поступает на вход сдвигового регистра 25. С выходов нечетных разрядов сдвигового З0 регистра 25 снимаются необходимые сигналы управления схемами внешней памяти и внутренними регистрами устройства, Сигнал с выхода "Считыванйе" 17 используется для управления . считыванием очередного числа из внешней памяти (фиг ° Зд), с выхода

18 — для управления регистрами 1 и .2 (фиг.Зе ), с выхода 19 — для управления регистрами 6,7 и 8 (фиг.Зк), 40 с выхода 20 — для управления регистрами 12 и 13 (фиг.Зл ), с выхода 21— для управления записью результата во внешнюю. память (фиг.Зм ).

В первом такте работы устройства 4 во входной регистр 1 порядка и вход-. ной регистр 2 мантиссы поступают порядок х "1 и мантисса х " входного

2 числа. Старший разряд адреса константы В образуется путем логического умножения прямого значения

08 4 старшего разряда мантиссы и инверс ного значения младшего разряда порядка входного числа. Остальные разряды адреса константы В представляют собой прямые значения разрядов. мантиссы с 2-го по К-й. Таким образом, при четном порядке входного числа адрес констант образуется по

К старшим разрядам мантиссы. В дан ном случае старший разряд адреса всегда равен "1", так как мантисса нормалиэована. При нечетном порядке входного числа старший разряд адреса равен "0", а остальные разряды адреса представляют собой pas. ряды мантиссы входного. числа с 2ro по К-й. По адресу констант иэ блока 4 памяти выбирается эначейие константы Bl (если порядок четный ) или константы 0,5В (порядок нечетный ) и поступает на умножитель 5, где формируется произведение х „ 1 В1 х(1 l В (или соответственно . " ).

Во втором такте порядок х "1 пере2 писывается в регистр 6, произведение x „ I.BI заносится в регистр 7, а значение адреса констант — в регистр

8. Во входной регистр 1 порядка и входной регистр 2 мантиссы заносятся порядок и мантисса нового числа. Порядок числа х < 1 поступает на сумматор 10. Если значение х 2 нечетно, (11 то на сумматоре 10 к нему прибавляется единица. По значению адреса констант из блока 9 памяти выбирается константа Аl. На выходе сумматора II формируется значение мантиссы результата.

В третьем такте значение порядка иэ регистра 6 переписывается в выходной регистр 12 порядка со сдвигом наодин. Разряд вправо, т.е. формируется значение порядка результата.

В выходной регистр 13 мантиссы saносится искомое значение мантиссы.

В регистры 6,7 и 8 заносятся результаты промежуточных вычислений над вторым аргументом, а в регистры

1 и 2 поступает новое значение аргумента.

l l 9 1908

1191908

Составитель С. Силаев

Редактор М.Дьшын Техред M.Кузьма Корректор Г.Решетник

Заказ 7164/46 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4