Устройство для вычисления ядер винера нелинейных объектов

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЯДЕР ВИНЕРА НЕЛИНЕЙНЫХ ОБЪЕКТОВ, содержащее блок обратного дискретного преобразования Фурье, первый блок буферной памяти, блок усреднения, а также последовательно соединенные исследуемый объект,аналого-цифровой преобразователь, второй блок буферной памяти и блок прямого дискретного преобразования Фурье,выход которого соединен с информационным входом первого блока памяти, о тличающееся тем, что, с целью повьшения быстродействия, в него введены датчик случайных чисел , блок постоянной памяти, первый и второй мультиплексоры, цифроаналоговый преобразователь, элемент ИЖ, сумматор по модулю М,блок регистров, второй блок памяти, третий блок буферной памяти, умножитель , блоки формирования первого, второго и третьего аргу ентов, первый и второй сумматоры и блок управления , причем выход датчика случайHbix чисел соединен с первым информационным входом первого мультиплексора - и информационным входом третьего блока буферной памяти, выход которого соединён с информационным входом второго блока памяти, выход блока постоянной памяти соединён с первым входом умножителя и входом блока обратного дискретного преобразования Фурье, выход которого через последовательно соединенные первый блок буферной памяти и цифроаналоговый преобразователь соединен с входом исследуемого объекта, выход первого мультиплексора соединен с входом блока постоянной памяти, выход сумматора по подулю М соединен с вторым информа§ ционным входом первого мультиплексора и информационным входом, блока (Л регистров, выход которого соединен с первым информационным входом сумматора по модулю М, выход первого блока памяти соединен с вторым входом умножителя, выход которого соединен с первым информационным входом блока усреднения, выход вто;о рого блока памяти соединен с вторым Oi 00 информационным входом сумматора по модулю М, первый выход блока со а управления соединен с управляющим входом первого мультиплексора,установочным входом блока усреднения и входами управления записью-считыванием первого и второго блоков памяти , первая группа выходов блока управления соединена с группой управлякндих входов второго мультиплексора и группой входов элемента ИЛИ, выход которого соединен с тактовым входом блока усреднения, первые установочные входы блоков формирования второго и третьего аргументов соединены соответственно с первым и вто

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИН

„„su„„ а (504 G 6 F 5 36

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР по делАм изОБРетений и ОтнРытий (21) 3732624/24-24 (22) 18.04.84 (46) 07.12.85. Бюл. Ф 45 (71) Пензенский политехнический институт (72) М.А.Щербаков (53) 681 3(088.8) (56) Авторское свидетельство СССР

У 1008747, кл. С 06 Р 15/20, 1983.

Мармарелис П.,Мармарелис В. Анализ физиологических систем. Метод белого шума.М.: "Мир", 1981. (54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ЯДЕР ВИНЕРА НЕЛИНЕЙНЫХ ОБЪЕКТОВ, содержащее блок обратного дискретного преобразования Фурье, первый блок буферной памяти, блок усреднения, а также последовательно соединенные исследуемый объект, аналого-цифровой преобразователь, второй блок буферной памяти и блок прямого дискретного преобразования Фурье, выход которого соединен с информационным входом первого блока памяти, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены датчик случайных чисел, блок постоянной памяти, первый и второй мультиплексоры, цифроаналоговый преобразователь, элемент ИЛИ, сумматор по модулю М,блок регистров, второй блок памяти, третий блок буферной памяти, умножитель, блоки формирования первого, второго и третьего аргументов, первый и второй сумматоры и блок управления, причем выход датчика случайных чисел соединен с первым информа.Р ционным входом первого мультиплексора. и информационным входом третьего блока буферной памяти, выход которого соединен с информационным входом второго блока памяти, выход блока постоянной памяти соединен с первым входом умножителя и входом блока обратного дискретного преобразования Фурье, выход которого через последовательно соединенные первый блок буферной памяти и цифроаналоговый преобразователь соединен с входом исследуемого объекта, выход первого мультиплексора соединен с входом блока постоянной памяти, выход сумматора по подулю М соединен с втдрым информационным входом первого мультиплексора и информационным входом. блока регистров, выход которого соединен с первым информационным входом сумматора по модулю М, выход первого блока памяти соединен с вторым входом умножителя, выход которого соединен с первым информационным входом блока усреднения, выход второго блока памяти соединен с вторым информационным входом сумматора по модулю М, первый выход блока управления соединен с управляющим входом первого мультиплексора, установочным входом блока усреднения и входами управления записью-считыванием первого и второго блоков памяти, первая группа выходов блока управления соединена с группой управляющих входов второго мультиплексора и группой входов элемента ИЛИ, выход которого соединен с тактовым входом блока усреднения, первые установочные входы блоков формирования второго и третьего аргументов соеди" иены соответственно с первым и вто11 рым выходами первой группы выходов блока управления, первый установочный вход блока формирования первого аргумента соединен с первым входом блока управления и является запускающим входом устройства, второй выход блока управления соединен с управляющим входом блока регистров, третий и четвертый выходы, блока уп- . равления соединены с управляющими входами соответственно первого и второго сумматоров и вторыми установочными входами соответственно блоков формирования второго и третьего аргументов, выходы второй группы выходов блока управления соединены соответственно с тактовыми входами блоков формирования первого, второго и третьего аргументов, первые информационные выходы блоков формирования первого, второго и третьего аргументов соединены с соответствующими входами первой группы входов блока управления, второй информационный выход блока формирования первого аргумента соединен с первым информационным входом первого сумматора, первыми информационными входами блоков формирования второго и третьего аргументов, соответствующим входом второй. группы входов блока управления и первым и вторым информационными входами первой группы входов вто. рого мультиплексора, третий информационный вход группы является входом логической единицы устройства, выход первого сумматора соединен с соот- ветствующим информационным входом второй группы входов второго мультиплексора, вторыми информационными входами блоков формирования второго и третьего аргументов и первым информационным входом второго сумматора, выход которого соединен с соответствующим информационным входом. третьей группы входов второго мультиплексора и третьим информационным входом блока формирования третьего аргумента:,, второй информационный, выход которого соединен с вторым информационным входом второго сумматора и соответствующим информационным входом третьей группы входов второго мультиплексора и вторым входом второй группы входов блока управления, второй информационный выход блока формирования второго аргумента соединен с вторым информационным входом первого сумматора, четвертым информационным входом блока формирования

9б896 третьего аргумента,с соответствующим информационным входом второй группы входов второго мультиплексора; и третьим входом второй группы входов блока управления, третий н четвертый выходы которого соединены с третьими информационными входами соответственно второй и третьей групп входов второго мультиплексора, первый, второй и третий выходы которого соединены соответственно с адресными входами первого и второго блоков памяти и управляющим входом сумматора по модулю М, причем блок управления содержит первый, второй и третий триггеры, первую, вторую, третью и четвертую группы элементов И, первый, второй и третий элементы задержки, распределитель импульсов, блок выбора аргументов, первый и второй элементы И, первый и второй элементы ИЛИ, регистр сдвига счетчик и дешифратор, 7 выход которого соединен с первым входом первого элемента И, выход которого соединен с первым входом первого триггера, выход первого элемента ИЛИ соединен с вторым входом первого триггера, прямой выход которого соединен с первым управляющим входом распределителя импульсов,а адресный выход является первым выходом блока управления и соединен с входами счетчика и первого элемента задержки, выход которого соединен с вторым входом первого элемента И, выход счетчика соединен с входом дешифратора, первый выход распределителя импульсов соединен с первыми входами элементов И первой группы непосредственно и через второй элемент задержки — с первым входом сдвига регистра сдвига, второй выход распределителя импульсов соединен с первым входом второго элемента И непосредственно и через третий. элемент задержки с первыми входами элементов И второй группы, выход второго элемента И соединен с вторым входом сдвига регистра сдвига, первые входы второго и третьего триггеров соединены соответственно с выходами первого и второго элементов. И первой группы, первые входы элементов И четвертой группы соединены соответственно с инверсHbMH выходами второго и третьего триггеров; а вторые входы обьединены с вторыми входами второго и третьего триггеров, выходы элементов И

96896

11 четвертой группы соединены спервыми входами соответствующих элементов

И третьей группы, выходы которых соединены соответственно с первым и вторым входами второго элемента ИЛИ,выход которого соединен с вторым управляющим входом распределителя импульсов,прямой выход блока выбора аргумен тов соединен с третьим входом второ го элемента ИЛИ, а инверсный выход— с вторым входом второго элемента И, выход первого разряда регистра сдвига соединен с вторыми входами первых элементов И первой и второй групп; выход второго разряда регистра сдвига соединен с вторыми входами вторых элементов И первой и второй групп и первого элемента И третьей группы, выход третьего разряда регистра сдвига соединен с вторыми входами третьих элементов И первой и второй групп и второго элемента И третьей группы, выход четвертого разряда регистра сдвига соединен с четвертым входом второго элемента

ИЛИ, первьй, второй информационные и первый, второй управляющие входы блока выбора аргументов соединены соответственно с инверсным выходами второго и третьего триггеров и выходами второго и третьего разрядов регистра сдвига, прямые выходы второго и третьего триггеров являются третьим и четвертым выходами блока управления, выходы элементов И первой группы образуют первую группу выходов блока управления, выходы первого, второго и третьего разрядов регистра сдвига образуют второй выход блока управления, а выходы элементов И второй группы являются второй группой выходов блока управления, первый вход первого элемента ИЛИ является первым входом блока управления, вторые входы первого элемента

ИЛИ, второго и третьего триггеров образуют первую группу входов блока управления, группа входов блока выбора аргументов является второй группой входов блока управления, при этом блок формирования первого аргумента содержит счетчик, схему сравнения и элемент ИЛИ, первый вход которого является установочным вхо- дом блока формирования первого аргумента, выход элемента ИЛИ соединен с установочным входом счетчика, м счетный вход которого является тактовым входом блока формирования первого аргумента, первый вход схемы сравнения соединен с шиной предельного значения аргументов суммирующий.

У вход счетчика. соединен с шиной логической единицы, а его выход — с вторым входом схемы сравнения и является вторым информационным выходом блока, I выход схемы сравнения соединен с вторым входом элемента ИЛИ и является первым информационным выходом блока формирования первого аргумента, блок формирования второго аргумента содержит счетчик, первую и вторую схемы сравнения, первый и второй элемен ты ИЛИ, элемент И, первый вход первого элемента ИЛИ является первым установочным входом блока, а второй вход первого элемента ИЛИ подключен к первому входу элемента И и является вторым установочным входом блока формирования второго аргумента, второй вход элемента И соединен с выходом первой схемы сравнения блока, первый вход которой соединен с шиной предельного значения суммы аргументов,а второй вход первой схемы сравнения является вторым информационным входом блока формирования второго аргумента, счетный вход счетчика является тактовым входом блока, установочный вход счетчика соединен с выходом первого элемента ИЛИ, суммирующий вход счетчика является первым информационным входом блока формирования второго аргумента,а выход счетчика соединен с первым входом второй схемы сравнения и является вторым информационным выходом блока, второй вход второй схемы сравнения соединен с шиной предельного значения аргументов, выход второй схемы сравнения соединен с первым входом второго элемента

ИЛИ, второй вход которого соединен с выходом элемента И, а выход— является первым. информационным выходом блока формирования второго аргумента, блок формирования третье- го аргумента содержит счетчик, первую, вторую, третью схемы сравнения, первьп,второй мультиплексоры, первый второй элементы ИЛИ, и элемент И, первый вход первого элемента ИЛИ является перным установочным входом блока формирования третьего аргумента, второй установочный вход которого соединен с вторым входом первого элемента ИЛИ, управляющим входом второго мультиплексора и первым входом элемента И, второй вход которого соединен с выходом второй

1196896 схемы сравнения, тактовый вход блока формирования третьего аргумента соединен со счетным входом счетчика, установочный и суммирующий входы которого соединены с выходами соответственно первого элемента ИЛИ и второго мультиплексора, первый информационный вход которого соединен с выходом первого мультиплексора, управляющий, вход которого соединен с выходом первой схемы сравнения, первый информационный вход блока фор— мирования третьего аргумента соединен с первым информационным входом первой схемы сравнения и первым информационным входом первого мультиплексора, второй информационный вход блока формирования третьего аргумента соединен с вторым информационным входом первой схемы сравнения и вторым информационным входом первого мультиплексора, третий и четвертый информационные входы блока формирования третьего аргумента соединены соответственно с первым информационным входом второй схемы сравнения и вторым информационным входом второго мультиплексора, выход элемента

И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьей схемы сравнения, а выход второго элемента

ИЛИ является первым информационным выходом блока формирования третьего. аргумента, выход счетчика соединен. с первым информационным входом треть. ей схемы сравнения и является вторым информационным выходом блока формирования третьего аргумента, вторые ,информационные входы второй и третьей схем сравнения соединены с шинами предельного значения аргументов и суммы аргументов соответственно, блок выбора аргументов содержит первый и второй мультиплексоры,схему сравнения, элементы И и НЕ, группа информационных входов блока выбора аргументов соединена с группой информационных входов первого мультиплексора, первый и второй информационные выходы которого соединены с первым и вторым информационными входами схемы сравнения, выход которой соединен с первым входом элемента.И, второй вход которого соединен с выходом второго мультиплексора,первый и второй управляющие входы блока выбора аргументов соединены соответственно с первым и вторым управляющими входами первого и второго мультиплексоров, первый и второй информационные входы второго мультиплексора являются первым и вторым информационными входами блока выбора аргументов, выход элемента И является прямым информационным выходом блока выбора аргументов и соединен с входом элемента НЕ, выход которого является инверсным информационным выходом блока выбора аргументов.

Изобретение относится к автоматике и вычислительной технике иможет быть использовано в системах автоматического управления для идентификации нелинейных объектов, а также в

- экспериментальных исследованиях систем различной физической природы.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 представлена блок-схе- 10 ма предлагаемого устройства; на фиг. 2 — блок-схема блока управления; на фиг. 3 — блок-схема блока формирования первого аргумента; на фиг. 4 — блок-схема блока формирования второго аргумента; на фиг. 5 — блок-схема блока формирования третьего аргумента; на фиг.Ьблок-схема блока выбора аргументов, Устройство для вычисления ядер

Винера нелинейных объектов содержит последовательно соединенные блок 1 обратного дискретного преобразования Фурье (ДПФ), первый блок

2 буферной памяти, цифроаналоговый преобразователь (ЦАП) 3, исследуемый объект 4, аналого-цифровой преобразователь (АЦП) 5, второй блок 6 буферной памяти и блок 7 прямого ДПФ, первый блок 8 памяти датчик 9 случайных чисел, второи

10 и третий 11 блоки памяти, постоянное запоминающее устройство 12, первый мультиплексор 13, сумма196896 4 входов блока 15 регистров. Второй и третий выходы блока 25 управления соединены с управляющими входами сумматоров 22, 23 и вторыми входами блоков 20 и 21 формирования второго и третьего аргументов.

Третья группа выходов блока 25 управления соединена с вторым входом блока 19 формирования первого аргумента и третьими входами блоков 20 и 21 формирования второго и третьего аргументов. Выход первого сумматора

22 соединен с первым информационным входом второго сумматора 23, пятыми входами блока 20 формирования второго аргумента и блока 21 формирования третьего аргумента, шестой вход которого соединен с выходом второго сумматора 23. Первые входы блоков

19-21 формирования первого, второго и третьего аргументов соединены с первой группой входов блока 25 уйравления. Второй выход блока 19 формирования первого аргумента соединен с первым информационным входом первого сумматора 22 и четвертыми вхо дами блоков 20 и 21 формирования второго и третьего. аргументов. Вторые выходы блоков 20 и 21 формирования

30 второго и третьего аргументов соедине ны с вторыми информационными входами соответственно первого 22 и второго 23 сумматоров. гор 1 4 по модулю М, блок 1 5

l регистров, умножитель 16, блок 17 усреднения, элемент ИЛИ 18, блоки 19-21 формирования первого, второго и третьего аргументов, первый

22 и второй 23 сумматоры, второй мультиплексор 24 и блок 25 управления.

Выход датчика 9 случайных чисел соединен с первым информационным входом первого мультиплексора 13 и информационным входом второго блока 10 памяти, выход которого соединен с информационным входом третьего блока 11 памяти. Выход первого мультиплексора 13 соединен с входом постоянного запоминающего устройства 12,выход которого соединен с первым входом умнажителя 16 и входом блока 1 обратного ДПФ. Выход сумматора 14 па подулю М соединен с вторым информационным входом первого мультиплексора 13 и информационным входом блока 15 регистров, выход которого соединен с первым информационным входом сумматора 14 па модулю И. Выход первого блока 8 памяти соединен с вторым входом умнажителя 16, выход которого соединен с информационным входам блока 17 усреднения. Выход третьего блока

11 памяти соединен с вторым информационным входом сумматора 14 па модулю 11. Выход блока 7 прямого ДПФ соединен с информационным входом первого блока 8 памяти. Первый выход ,блока 25 управления соединен с управляющим входом первого мультиплексора

13, управляющими входами первого

8 и третьего 11 блоков памяти и первым управляющим входом блока 17 усреднения.

Первая группа выходов блока 25 управления соединена .с управляющими входами второго мультиплексора 24 и входами элемента ИЛИ 18, выход которого соединен с вторым. управляющим входом блока 17 усреднения. Первые входы блоков 20 и 21 формирования второго и третьего аргументов соединены соответственно с первыми двумя выходами первой группы выходов блока 25 управления. Первый вход блока 19 формирования певого аргумента соединен с первым входом блока 25 управления и является установочным запускающим входом устройства.

Вторая группа выходов блока 25 управления соединена с группой управляющих

Вторая группа входов блока 25 управления соединена с вторыми выходами блоков 19-21 формирования первого, второго и третьего аргументов.

Второй выход блока 20 формирования второго аргумента соединен с седь40 мым входом блока 21 формирования третьего аргумента. Первые два входа первой группы входов мультиплексора

2 соединены с вторым выходом блока 19 формирования первого аргумен

4> та, а третий вход данной гРуппы соединен с логической единицей. Выход первого сумматора 22, второй выход блока 20 формирования второго аргумента и второй выход блока 25 управления образуют вторую группу информационных входов второго мультиплексора 24. Выход второго сумматора 23, второй выход блока 21 формирования третьего аргумента и тре55 тий выход блока 25 управления образуют третью группу информационных входов второго мультиплексора 24, первый, второй и третий выходы которого соединены соответственно с

96896 d

10 !

5 11 адресными входами первого. 8 и третьего 11 блоков памяти и управляющим входом сумматора 14 по модулю М.

Блок 25 управления (фиг. 2) содержит первый 26, второй 27 и третий 28. триггеры, первую группу элементов И 29„- 29» вторую группу элементов И 301 — 30» третью группу элементов Й 31 и 31 четвертую группу элементов И 32„ и

322 регистр 33 сдвига, распределитель 34 импульсов, счетчик 35, дешифратор 36, первый элемент И 37, первый элемент ИЛИ 38, первый 39, второй 40 и третий 41 элементы задерж ки, второй элемент ИЛИ 42, блок

43 выбора аргументов, второй элемент

И 44, первый выход 45, первую группу 46 — 46 выходов, вторую груп1 3 пу выходов 47, второй и третий выходы 481 И 48, третью группу

49„ — 49> выходов, первый вход 50, первую группу 51„ — 525 входов и вторую группу 521- 53 входов.

Выход счетчика 35 через дешифратор 36 соединен с первым входом первого элемента И 37, выход которого соединен с первым входом первого триггера 26. Выход первого элемента

ИЛИ 38 соединен с вторым вхрдои пер" ного триггера 26, прямой выход которого соединен с первым управляющим входом распределителя 34 импульсов, а инверсный выход — с входами счетчика 35 и первого элемента 39 задержки, выход которого соединен с вторым входом первого элемента И 37. Первый выход распределителя 34 импульсов соединен с первыми входами элементов

И 29„ — 295 первой группы и через второй элемент 40 задержки с первым входом регистра 33 сдвига. Второй выход распределителя 34 импульсов соединен с входом третьего элемента

41 задержки и первым входом второго элемента И 44, выход которого соединен с вторым входом регистра 33 сдвига. Выход третьего элемента

41 задержки соединен с первыми входами элементов и 301 в 305 второй группы. Первые входы второго 27 и третьего 28 триггеров соединены соответственно с выходами первого

29„ и второго 29> элементов И первой группы. Первые входы элементов И 32„ и 32 четвертой группы соединены соответственно с инверсными выходаии второго 27 и третьего

28 триггеров, а вторые входы - с вторыми входами второго 27 и третьего 28 триггеров.

Выходы элементов И 32„ и 32 четвертой группы соединены с первыми входами соотнетстнующих элементов

И 31„ и 31 третьей группы, выходы которых соединены соответственно с первым и вторым входами второго элемента ИЛИ 42, выход которого соединен с вторым управляющим входом распределителя 34 импульсон. Выход первого разряда регистра 33 сдвига соединен с вторыми входами первых, элементов И 29„, 30, первой и второй групп, Выход второго разряда регистра 33 сдвига соединен с вторыми входами вторых элементон И 29, 30 первой и второй групп и вторым входом первого элемента И 31 треть1 ей группы. Выход третьего разряда регистра 33 сдвига соединен с вторыии входами третьих элементов И 29>, 30 первой и второй групп и вторым входом второго элемента И 31 третьей группы. Выход четнертого разряда регистра 33 сдвига соединен с четвертым входом второго элемента

ИЛИ 42.

Инверсные выходы второго 27 и третьего 28 триггеров соединены с первым и вторым входами блока 43 сравнения аргументов, прямой и инверсный выходы которого соединены соответстненно с третьим входом второго элемента ИЛИ 42 и вторым входои второго элемента И 44, выходы второго и третьего разрядов регистра 33 сдвига соединены с третьии и четвертым входами блока 43 сравнения аргументов. Инверсный выход первого триггера 26 является первым выходом 45 блока 25 управления, выходы первого, второго и третьего разрядов регистра 33 сдвига являются второй группой выходов 47 блока .25 управления. Выходы элементов И 29 — 29 первой группы обра1 3 зуют первую группу 461- 46 выходов блока 25 управления. Прямые выходы второго 27 и третьего 28 триггерон образуют второй и третий 48„ и 481 выходы блока 25 управления. Выходы элементов И 30, — 30> второй группы образуют третью группу 49>—

49 выходов блока управления. Первый вход первого элемента ИЛИ 38 является первым входом 50 блока 25 управления. Вторые входы первого элемента ИЛИ 38 второго 27 и

196896 8

5 !

7 1 третьего 28 триггеров образуют первую группу 51„ — 533 входов блока 25 управления. Группа входов блока 43 сравнения аргументов является второй группой 52 — 52 вхо1 3 дов блока 25 управления, а информационный вход распределителя 34 импульсов является входом синхронизации устройства.

Блок 17 усреднения содержит блок 17 памяти ядер, счетчик

17 адреса и сумматор 17, первый вход которого является информационныи входом блока 17 усреднения. Выход счетчика 17 адреса соединен с адресным входом блока 17, памяти ядер, выход которого соединен с вторым входом сумматора 173, выход которого подключен к входу блока

17„ памяти ядер. Вход сброса счетчика

17z адреса является первым управляющим входом блока 17 усреднения, а

его счетный вход — вторым управляющим входом блока 17 усреднения.

Блок 19 формирования первого аргумента (фиг. 3) содержит счетчик

19„, схему 192 сравнения, выход которой является первым выходом блока, и элемент ИЛИ 19,первый вход которого является первым входом блока. Выход счетчика 19„, являющийся вторым выходом блока, соединен с первым входом схемы 19 сравнения, на второй вход которой поступает код числа Nx.Âûõoä схемы 19 сравнения соединен с вторым входом элемента И 19 выход которого соединен с входом синхронизации счетчика 19„ . Второй вход блока 19 является счетным входом счетчика

19„, на информационный вход которого поступает код числа 1.

Блок 20 формирования второго аргумента (фиг. 4) содержит счетчик

20!, первую 20 и вторую 203схемы сравнения, элемент И 20 и два элемента ИЛИ 20 и 20 . Выход счетчика

20„, являющийся вторым выходом блока 20, соединен с первым входом второй схемы 203 сравнения, на второй вход которой поступает код числа N . Первый вход блока 20 является первым входом элемента ИЛИ 20 выход которого соединен с входом синхронизации счетчика 20 . Счетный

1 вход счетчика 20„ является вторым, а его информационный вход — пятым входом блока 20. Третий вход блока

20 является вторым входом элемента!

ИЛИ 20 и первым входом элемента

И 20+, второй вход которого соединен с выходом первой схемы 20 сравнения, а выход — с первым входом элемента ИЛИ 20, второй вход которого подключен к выходу второй схемы 203 сравнения. Четвертый вход блока 20 является первым входом первой схемы 20 сравнения, на второй вход которой поступает код числа М„.

Блок 21 формирования третьего аргумента (фиг.5) содержит счетчик

21„, первую схему 21z сравнения, первый 213 и второй 21 мультиплексоры

+ 1 вторую 21 и третью 21 схемы сравнения, элемент И 21 и два элемента

ИЛИ 21 и 21 . Выход счетчика 21„, являющийся вторым выходом блока 21, соединен с первым входом третьей схемы 21< сравнения, на второй вход ко-. торой поступает код числа N „. IIepвый вход блока 21 является первым входом элемента ИЛИ 21, выход кото.

Ф рого соединен с входом синхронизации счетчика 21„, счетный вход которого является вторым входом блока 21. Второй вход элемента ИЛИ 21>, управляющий вход второго мультиплексора 21 и первый вход элемента И 21 образуют третий вход блока 21. Четвертый вход блока 21 является первым входом второй схемы

2t сравнения, на второй вход которой поступает код числа Ny. Первый и второй входы первой схемы 21 сравнения, являющиеся соответственно пятым и шестым входами блока 21, соединены соответственно с первым и вторым входами первого мультиплексора 21, управляющий вход которого соединен с выходом первой схемы 21 сравнения. Седьмой вход блока 21 является первым входом второго мультиплексора 21<, второй вход которого соединен с выходами первого мульти плексора 21, а выход — с информационным входом счетчика 21„.. Выходы второй 21> и третьей 21 схем сравнения соединены с вторыми входами соответственно элементов И 217 и

ИЛИ 21, причем выход элемента Й 27 соединен с первым входом элемента

ИЛИ 21 .

Блок 43 выбора аргументов (фиг.6) содержит первый 43 и второй 43

1 мультиплексоры, схему 433 сравнения, элемент И 43 и инвертор 435.

Информационные входы второго мульти;9 11 плексора 43 являются первым и вто- г рым входами блока 43. Выход второго

1 мультиплексора 43 соединен с первым входом элемента И 43, второй вход которого соединен с выходом схемы 43 сравнения. Выход элемен3 та Н 43 соединен с входом инверто4 ра 43 и является прямым выходом бло-.

I ка 43,инверсный выход которого явля- ется выходом инвертора 43 .управля- ющие входы мультиплексоров 431 и

43 являются третьим и четвертым вхо2 дами блока 43.

Устройство работает следующим образом.

По сигналу "Пуск" в счетчик 19„ блока 19 формирования первого аргумента записывается код 1 и первый триггер 26 блока управления срабатывается в "0 Уровень логической "1",, являющийся при этом на первом выходе

45 блока 25 управления, поступает на управляющий вход первого мультиплексора 13 и разрешает прохождение

N„случайных чисел S, k=1,...,Nz с датчика 9 на адресный вход постоянного запоминающего устройства 12.В результате этого, в блок 1 обратного

ДПФ из постоянного запоминающего устройства 12, содержащего массив комплексных чисел W(i) = j x

27

0,..., И-1, случайным образом считываются И„ комплексных коэффициентов Х (k): ДПФ воздействия, равных W(S 1, ), k=1 И„.Одновременно с этим осуществляется запись N „ случайных чисел S 1. во вто1 рой блок 10 памяти. После выполнения операции обратного ДПФ в блоке 1 над массивом Х1(k) в первый блок 2 бус ферной памяти записывается реализа- > ция x„:(з.),з.=0,...,ш-1 псевдослучай.ного йроцесса x(i). Для формирования достаточно длительного воздействия на исследуемый объект 4 реализации (i) циклически считывается из первого блока 2 буферной памяти и преобразуется с помощью ЦАП 3 в аналоговую форму. По истечении переходных процессов в исследуемом объекте 4 (для чего, обычно, бывает достаточно 5 -7 циклических повторений реализации х 1 (i) во второй блок 6 буферной памяти записывается дискретизированная с помощью АЦП 5 реализация у,(х), i O,...,ò-1 реакции исследуемого объекта 4. Затеи блоком

7 прямого ДПФ осуществляется вычисле

96 896 10 ние коэффициентов Y (k),k=1, N

ДПФ записанной в блоке 6 реализаций у.,

В процессе вычисления оценок ядер

5 Винера аналогичный эксперимент проводится L раз. При этом обработка экспериментальных данных Уг(k), полученных в 1-м цикле, осуществляется одновременно с выполнением очередного (2 +1)-го цикла эксперимента.

Сигналом, определяющим завершение

g-го цикла обработки экспериментальных данных и начало очередного (R

+1)-го цикла, является появление логи15 ческой 1 на первом выходе 45 блока

25 управления (на первбм цикле данный сигнал вызывается командой "Пуск" )

По данному сигналу одновременно .осуществляется:приращение содержимого

2Р счетчика 35 циклов на единицу, перепись массива случайных чисел S >,ñãå e нерированных на -ом цикле,из второ- . го блока 10 памяти в третий блок 11 памяти, передача коэффициентов

25 Y p(k) ДПФ реакции исследуемого объекта 4, полученных на 1-м цикле, иэ блока 7 прямого ДПФ в первый блок 8 памяти, генерирование очередного массива случаиных чисел S 1,, за8 1

Зр пись нх во ВТОроН блок 1 0 памяти и передача коэффициентов Х, (k)

ДПФ воздействия, находящихся в постоянном запойинающем устройстве .12, по случайным адресам $ в блок

1 обратного ДПФ.После выполнения

35 данных операций сигналов с выхода элемента 39 задержки первый триггер

26 блока 25 управления устанавливается в единичное состояние, запуска40 ется распределитель 34 импульсов и одновременно с выполнением (I + 1)ro эксперимента начинается E-й цикл вычисления оценок ядер Винера на основе данных, полученных s результате I-го эксперимента и находящих45 ся в первом 8 и третьем 11 блоках памяти.

Каждый цикл вычисления оценок ядер Винера осуществляется путем сканирования областей Н„,H,,H, изменения аргументов ядер в соответствии с рассмотренными ранее принципами. Сканирование начинается с K =I и продолжается до тех пор, пока не будут исчерпаны все точки (К,,..., К„) областей Н „, n=1,2,3.Ïóñòü текущее состояние устройства характеризуется наличием лагичв кой 1 на выходе и-го разряда (n <3) ре11 1 гистра 38 сдвига, что означает формирование оценки ядра Винера и-го порядка в некоторой точке (К э К„). Предположим, что текущая точ(К,...,К ) g Н " " К - и этом случае на первом выходе блока формирования и-ro аргумента будет присутствовать уровень логического

"0". В связи с этим независимо от состояния и-го триггера с выхода элемента ИЛИ 42 блока 25 управления на управляющий вход распределителя

33 импульсов будет поступать уровень логического 0 и очередной импульс синхронизации с первого выхода распределителя 33 импульсов через и-й элемент И 29 первой группы пройдет на и-й вход элемента ИЛИ 18 и и-й управляющий вход второго мультиплексора 24. В результате чего, код счетчика 172 адреса блока

17 усреднения, определяющий порядковый номер текущей точки (К У У

К„),увеличится на единицу, а на выходе второго мультиплексора 24 зафиксируется информация, поступающая на п-ую группу его входов.

При этом на адресный вход первого блока 8 памяти протупит код суммы

6„=К„+ - .. + К„, на адресный вход третьего блока 11 памяти — код аргумента К„, а на управляющий вход сумматора 14 по модулю M — код выполняемой операции.В зависимости от кода операции сумматор 14 по модулю М осуществляет сложение числа

Б,поступающего из К-й ячейки третьего блока 11 памяти, с частичной суммой 6,= S К + °, S K

К1 Кn- взятой со знаком плюс (код 1) или ,минус (код О) из (и-1)-го регистра блока 15 регистров. Адресация рабочих регистров блока 15, участвующих в операции сложения по модулю И, осуществляется кодом сигналов, поступающих на группу управляющих входов блока 15 регистров с второй группы выходов блока 25 управления.

Результат операции записывается в и-й регистр блока 15 и поступает на адресный вход постоянного эапоминающЕго устройства, с выхода которого на первый вход умножителя 16 поступает код числа

W (SK +...+S На второй вход умножите1 ля. 16 поступает код числа Y (k„+....

+К„) из (К, +... +К „) -ой ячейки пер вого блока 8 памяти. Результат .операции умножения складывается в сумматоре 17э усреднения с содер196896 12 жимым ячейки блока 17„ памяти ядер,. адресуемой счетчиком 17

Одновременно с вычиелением оценки ядра в точке (К,...,К ) устройство и формирует очередную точку области изменения аргументов. При этом импуль— сный сигнал с первого выхода распределителя 34 импульсов, задержанный на втором элементе 40 задержки, пос-., тупает на первый вход регистра 33 сдвига, обеспечивая сдвиг логической "1" на один разряд вправо (из и-го в (п t 1)-ый разряд.

Рассмотрим два возможных случая.

Если п=3, то в результате сдвига на выходе элемента И 42 появится уровень логической "1", который поступит на второй управляющий вход распределителя 34 импульсов.В результате этого, очередной импульс син5

20 хросерии с второго выхода распределителя 34 импульсов через элемент

И 44 пройдет на второй вход регистра

33 сдвига и осуществит сдвиг влево на один разряд. Задержанный на время г сдвига третьим элементом 41 задержки данный импульс через третий элемент

И 30 второй группы поступит на третий вход блока 21 формирования третьего элемента, являющийся счетным входом

25 счетчика 21,, и обеспечит приращение аргумента К 3 на единицу.

Таким образом, вслед за точкой (К„,К, Кз ) устройство сформирует точку (К„, К, К >) . В случае и < 3

35 импульсный сигнал с первого выхода распределителя 34 импульсов через п-é элемент И первой группы поступит на первый вход блока формирования

40 (n +1)-го. аргумента и первый вход (n +1)-го триггера блока 25 управле ния, устанавливая его в единичное состояние. В результате чего, в счетчик блока формирования (и + 1)-го

45 аргумента заносится код аргумента

K и формируется начальное значение аргумента К,„ =К„. Таким образом, вслед за точкой К „или п формируется точка (К„,К ), а вслед за точкой (К„, К1) †: точка (К„, 50

2 3)

Дальнейшее функционирование устройства зависит от того, принадлежит или не принадлежит вновь сфор- . лированная точка (К,,...,К„) мно55 жеству """ "-" 1 порождаемому (К, ... K и 7 элементом (К „,...,К „) . Проверка принадлежности (К,...,К„) множеству Н вЂ” "-" осуществляется

К и

13 блоком формирования и-го аргумента, причем в зависимости от состояния п-го триггера блока 25 управления проверяется условие (K

K„„, К„) 6+Н "„»" "> - (единичное состоянйе) или условие (-К„, ...

-К К ) Е-Н и и (нулевое состояние). Пусть и-й триггер блока 25 управления находится в единичном состоянии.Тогда, в случае (К,...,К„)6+ Н " >-"

) уровень логического "0" с первого выхода блока формирования и-ro аргумента через элементы И 32 „ >

31„, и ИЛИ 42 проходит на второй управляющий вход распределителя 34 импульсов и очередной импульс син хросерии поступит на его первый выход. По данному импульсу в устройстве начинает выполняться ранее рассмотренная последовательность действия, связанная с вычислением оценки ядра в точке (К,,...,К„).

В случае (К„,...,К„) Е H "„ на выходе блока формирования п-го аргумента появится уровень логической "1", что приведет к установке п-ro триггера в нулевое состояние. При n=1 это означает завершение сканирования областей Н„,Н

1 zÓ

Н„ изменения аргументов ядер, что приведет к появлению на первом выходе 45 блока 25 управления уровня логической "1" и началу очередного цикла работы устройства. При n=2,3 это приведет к занесению в счетчик блока формирования n-ro аргумента кода начального значения аргумента

К, равного аргументу К, если п=2, ll или маке(-К, K„+ K ), если п=З.

В этом случае, когда и-й триггер находится в нулевом состоянии, в блоке формирования и-го аргумента осуществляется проверка условия (K ì,r e,-K > Kè) Е Н „к 1

При этом, если данное условие выполняется, уровень логического 0" с первого выхода блока формирования и-го аргумента через элементы

И .32„ „ и 31„, пройдет на (n-1)-й вход элемента ИЛИ 42. Если текущая комбинация (-К „,,...,-К „, К„) не содержит аргументов, равных по абсолютной величине и противопо" ложных по знаку (т.е. не является запрещенной) с прямого выхода блока

43 сравнения аргументов на третий вход И 42 также поступает уровень логического "0", что приведет к вп /

196896

5

15 равляющий вход распределителя 34 импульсов и очередной импульс син20 хросерии пройдет на его второй выход. Так как Уровень логического

"0" поступающий с инверсного выхода

) блока 43 выбора аргументов, закроет элемент И 44, данный импульс не пройдет на второй вход регистра 33 сдвига и операции сдвига в регистре не произойдет. С выхода третьего элемента 41 задержки синхроимпульс зо .через элемент И 30 поступит на третий вход блока формирования п-го аргумента, что приведет к увеличению аргумента К на единицу и формированию очередной точки (-К„„

K hi

55 никновению логического "0" на втором управляющем входе распределителя

34 импульсов. В результате этого очередной импульс синхросерии, поступающий на вход распределителя 34 импульсов, пройдет на его первый выход и через элемент И 29> поступит на и-й выход 46 блока 25 управления.

По данному импульсу в устройстве начинает выполняться ранее рассмотренная последовательность действий,:связанная с вычислением оценки ядра в точке (-К,,....,-К„,К„).Если же текущая комбинация (-К„ „,...,-K„

К ) является запрещенной. уровень лои

1> Il 1 гической 1 с прямого выхода блока

43 сравнения аргументов через элемент ИЛИ 42 поступит на второй уп- .

Рассмотрим случай, когда (-К „ „, ...,-К., К ) ф Н „" " " " . В этом случае на первом выходе блока формирования n-ro аргумента появится уровень логической "1", который через элементы И 32„ >31 „ и ИЛИ 42 пройдет на второй управляющий вход распределителя 34 импульсов. Это приведет к тому, что очередной импульс синхросерии поступит на второй вход регистра 33 сдвига и выполнит сдвиг влево на один разряд. Кроме того, данный импульс через третий элемент

41 задержки и элемент И 30 „ z поступит на третий вход блока формирования (n-1)-ro аргумента, что приведет к увеличению аргумента К „ „ на единицу. В результате этого, при п 2 будет сформирована очередная точка K i 1,а при п=З вЂ” точка {К„, K1+1), если второй тригер 27 блока

25 управления находится в единичном состоянии, или точка (-К,, К < 4 1), 15

1 если второй триггер 27 находится в нулевом состоянии.

Аналогичным образом устройство функционирует до тех пор, пока не будут вычислены оценки ядер во всех точках областей Н„, Н и Н изменения их аргументов. Сигналом, определяющим окончание сканирования, является появление уровня логической

"1" на выходе схемы 19 сравнения блока 19 формирования первого аргумента. Это приведет к занесению в счетчик 19„ блока 19. начального значения К =1 и установке первого

1 триггера 26 блока 25 управления в нулевое состояние. При этом на первом выходе 45 блока 25 управления появится уровень логической "1", означающий окончание I-го цикла ра196896 16 боты устройства и начало очередного (t + 1)-го цикла. Если 2(L,òî после завершения операции генерирования. очередного набора случайных чисел датчиком 9 сигнал с выхода первого элемента 39 задержки, поступающий через элемент И 37 на первый вход первого триггера 26, устанавливает

-его в единичное состояние. В резуль1О тате чего, запускается распределитель 34 импульсов и начинается (t +

+1)-й. цикл вычисления оценок ядер

Винера. Если 1 превысит предельное значение L,то на выходе дешифратора

36 появляется уровень логического

"О", который закрывает элемент И 37, очередного взвода первого триггера

26 не происходит и устройство завершает работу.

1196896

Иф

4

1196896

1196896

Составитель В.Гребенников

Техред Л.Мартяшова Корректор Е.Сирохман

Редактор А.Шандор

Даказ 7566/49 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4