Устройство управления последовательностью операций цифрового вычислителя

 

УСТРОЙСТВО УПРАВЛЕНИЯ ПОСЛЕДОВАТЕЛЬНОСТЬЮ ОПЕРА1ЩЙ 1ЩФРОВОГО ВЫЧИСЛИТЕЛЯ, содержащее блок памяти программ, счетчик команд, регистр команд, шифратор команд, генератор синхросигналов, счетчик циклов, коммутатор синхросигналов, коммутатор циклов, блок ключей, арифметико-логический блок и блок оперативной памяти, адресный вход и информационньй вход-вь1ход которого соединены соответственно с выходом блока ключей и информационным входом-вькодом арифметико-логического блока, адресный вход и информационный выход блока памяти программ подключены соответственно к выходу счетчика команд и входу регистра команд, информационный выход которого соединен с входом шифратора команд, выходы .поля адресов, поля коротких команд и поля длинных команд которого подключены соответственно к информационным входам блока ключей и коммутатора синхросигналов и первому информационному входу коммутатора циклов, выход генератора синхросигналов соединен с управляющими входами коммутатора синхросигналов и коммутатора циклов, первые выходы которых объединены и подключены к управляющему входу блока ключей и входу кода операции арифметико-логического блока, вторые выходы коммутатора синхросигналов и коммутатора циклов объединены и соединены со счетным входом счетчика команд а третий выход и второй информационный вход коммуi татора циклов подключены соответственно к счетному входу и выходу (Л счетчика циклов, отлич.ающее с я тем, что, с, целью упрощения, С оно содержит блок формирования сигнала запрета операции,- включающий дешифратор, элемент НЕ, два триггера , десять элементов И и элемент ИЛИ, выход которого соединен с входом запрета операции арифметикосо логического блока и управляющим 00 СП 1C входом блока оперативной памяти, первые входы первого, второго, третьего и четвертого элементов И подключены к старпмм разрядам первых выходов коммутаторов синхросигналов и циклов, первый, второй и третий входы дешифратора соединены соответственно с первым, вторым и третьим выходами дополнительных разрядов регистра команд,, вторые входы первого и второго элементов И подключены к первому выходу дешифратора, вторые входы третьего и четвертого элёментов И соединены с вторым выходом дешифратора, вход, элемента НЕ и тре

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

uD y G 06 F 9/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, И ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbITHA (21) 3703709/24-24 (22) 23.02.84 (46) 15.12.85. Бюл. № 46 (72) Е.А.Песляк, А.П.Корнуков и В.Е.Бандура (53) 681.325(088.8) (56) Авторское свидетельство СССР № 437073, кл. G 06 F 9/22 (G 06 F 9/14), 1975.

Заявка Японии № 56-27903, кл. G 06 F 9/32, опублик. 1981.

Авторское свидетельство СССР № 624239, кл. G 06 F 9/36 (G 06 F 9/20), 1978. (54) (57) УСТРОЙСТВО УПРАВЛЕНИЯ

ПОСЛЕДОВАТЕЛЬНОСТЬЮ ОПЕРАЦИЙ ЦИФРОВОГО ВЫЧИСЛИТЕЛЯ, содержащее блок памяти программ, счетчик команд, регистр команд, шифратор команд, генератор синхросигналов, счетчик циклов, коммутатор синхросигналов, коммутатор циклов, блок ключей, арифметико-логический блок и блок оперативной памяти, адресный вход и информационный вход-выход которого соединены соответственно с выходом блока ключей и информационным входом-выходом арифметико-логического блока, адресный вход и информационный выход блока памяти программ подключены соответственно к выходу счетчика команд и входу регистра команд, информационный выход которого соединен с входом шифратора команд, выходы .поля адресов, поля коротких команд и поля длинных команд которого подключены соответственно к информационным входам блока ключей и коммутатора синхро„„SU„„1198521 A сигналов и первому информационному входу коммутатора циклов, выход генератора синхросигналов соединен с управляющими входами коммутатора синхросигналов и коммутатора циклов, первые выходы которых объединены и подключены к управляющему входу блока ключей и входу кода операции арифметико-логического блока,. вторые выходы коммутатора синхросигналов и коммутатора циклов объединены и соединены со счетным входом счетчика команд, а третий выход и второй информационный вход коммутатора циклов подключены соответственно к счетному входу и выходу счетчика циклов, о т л и ч .а ю щ ее с я тем, что, с, целью упрощения, оно содержит блок формирования сигнала запрета операции,. включающий дешифратор, элемент НЕ, два триггера, десять элементов И и элемент . ИЛИ, выход- которого соединен с входом запрета операции арифметикологического блока и управляющим входом блока оперативной памяти, первые входы первого, второго, треть-. его и четвертого элементов И подключены к старшим разрядам первых выходов коммутаторов синхросигналов и циклов, первый, второй и третий входы дешифратора соединены соответственно с первым, вторым и третьим выходами дополнительных разрядов регистра команд, вторые входы первого и второго элементов И подключены к первому выходу дешифратора, вторые входы третьего и четвертого элементов И соединены с вторым выходом дешифратора, вход элемента. НЕ и тре1198521

16

30 тьи входы первого и третьего элементов И подключены к выходу знака арифметико-логического блока, третьи входы второго и четвертого элементов И соединены с выходом элемента

НЕ, вход установки, вход сброса, прямой и инверсный выходы первого триггера подключены соответственно к вы-. ходам первого и второго элементов .И и первым входам пятого и шестого элементов Й, вход установки, вход сброса, прямой и инверсный выходы второго триггера соединены соответственно с выходами третьего и четвертого элементов И и первыми входами седьмого и восьмого элементов И, Изобретение относится к вычислительным цифровым устройствам и предназначено для использования в системах управления для решения вычислительных и логических задач в соответ" ствии с записанной программой.

Цель изобретения — упрощение схемы,управления вычислителем за счет исключения из канала формирования команд таких блоков цифрового вычислителя, как арифметико-логический блок и блок оперативной памяти, ис-. ключения команд "условный переход" и применение только инкрементного метода изменения адресов команд с сохранением возможности управления последовательностью операций с учетом логического выбора при решении задач.

На фиг.1 приведена функциональная схема устройства; на фиг.2— схема блока формирования сигнала запрета операции.

Устройство управления последовательностью операций цифрового вычислителя (фиг.1) содержит блок 1 памяти программ, блок 2 переключения

O программ, включающий счетчик 3 команд, блок 4 формирования команд, состоящий из регистра 5 команд и . шифратора 6 команд, разделенного на три поля; поле 7 адресов, поле 8 первый вход девятого элемента И подключен к выходу десятого элемента И, первый и второй входы которого б соединены с прямыми выходами соответственно первого и второго триггеров, вторые входы пятого, шестого, седьмого, восьмого и девятого элементов

И подключены соответственно к третьему, четвертому, пятому, шестому и седьмому выходам дешифратора, а с первого по шестой входы элемента ИЛИ соединены соответственно с выходами пятого, шестого, седьмого, восьмого и девятого .элементов И и входом управления запретом устройства.

) коротких команд, поле 9 длинных команд, блок 10 выработки временных интервалов и сигналов микропрограммного управления, состоящий из генератора 11 синхросигналов, счетчика 12 циклов, коммутатора 13 синхросигналов, коммутатора 14 циклов и блока 15 ключей, арифметико-логи-, ческий блок 16, состоящий из трех регистров 17, 18 и 19, сумматора 20 и группы 21 элементов И, блок 22 ,оперативной памяти, блок 23 формирования сигнала запрета выполнения

15 операции, состоящий из дешифратора .24 (фиг.2), элемента НЕ 25, четырех входных элементов И 26-29, двух триггеров 30 и 31, регистра признаков, шести выходных элементов И 3220 37 и элемента ИЛИ 38 на шесть входов, имеет магистраль 39 микрокоманд и информационную магистраль

40(фиг.1).Причем многоразрядный адресный вход блока 1 памяти программ соединен с выходом счетчика 3 команд. Группа информационных входов регистра 5 команд в блоке 4 формирования команд соединена с группой информационных выходов блока 1 памяти программ. Группа информационных выходов регистра 5 команд соединена с информационными входами шифратора 6 команд, имеющего три поля

7,8 и 9. При этом первая группа ин3 11 формационных выходов блока 4 соединяет поле 7 адресов с блоком 15 ключей, вторая группа информационных выходов соединяет поле. 8 коротких команд с коммутатором 13 синхросигналов, третья группа информационных выходов соединяет поле 9 длинных команд с коммутатором 14 циклов, четвертая группа из трех информаци» онных выходов соединяет первый, второй и третий дополнительные разряды регистра 5 команд в блоке 4 формирования команд с первым, вторым и третьим входами дешифратора 24 соответственно в блоке 23 формирова, ния сигнала запрета операции, Коммутатор 13 синхросигналов в блоке 10 имеет группу управляющих выходов для связи с магистралью 39 микрокоманд, управляющие входы (от генератора 11 синхросигналов), один одноразрядный выход, объединенный с одноразрядным выходом коммутатора 14 циклов и соединенный со счетным входом счетчика 3. Коммутатор

14 циклов в блоке 10 имеет два .многоразрядных входа (от шифратора 6 и счетчика 12), группу управляющих выходов для связи с магистралью 39 микрокоманд, управляющий вход (от генератора синхросигналов 11) и один одноразрядный выход, соединенный со счетным входом счетчика 12.

Многоразрядная магистраль 39 микрокоманд присоединена к управляющим входам блока 15 ключей и группы элементов 21 в блоке 16, кроме того, одноразрядная управляющая связь из магистрали 39 соединена с первыми входами элементов 26 — 29 в блоке 23.

Блок 15 ключей имеет адресный выход, соединенный с входом блока 22 оперативной памяти. Блок 22 оперативной памяти с помощью информационной магистрали 40 соединен с арифметикологическим блоком 16.

Группа элементов 21 в блоке 16 имеет многоразрядный управляющий выход, соединенный с управляющими входами регистров 17, 18 и 19 и сумматора 20, два одноразрядных входа, соединенных с элементом 38 в блоке

23 и младшим разрядом регистра 19 множителя. Сумматор имеет три многоразрядных информационных входа, соединенных с регистрами 17, 18 и 19, многоразрядный информационный выход, соединенный с регистром 17 результата. Регистр 18 имеет многоразрядный

98521 4 информационный выход, соединенный с информационной магистралью 40.

Сдвиговый регистр 19 множителя имеет два многоразрядных информационных входа, соединенных с регистром

17 и информационной магистралью 40, одноразрядный выход, соединяющий

1О

t5

55 младший разряд регистра 19 с группой элементов 21. Регистр 17 результата имеет три многоразрядных информационных выхода, соединенных с сумматором 20, регистром 19 и информационной магистралью 40. Знаковый разряд регистра 17 результата соединен с входом элемента 25 и третьими входами элементов 26 и 28 блока 23.

Третьи входы элементов 27 и 29 соединены с выходом элемента 25. Вторые входы элементов 26 и 27 соединены с первым выходом дешифратора 24.

Вторые входы элементов 28 и 29 соединены с вторым выходом дешифратора 24. Выход элемента 26 соединен с входом установки триггера 30, а выход элемента 27 соединен с входом сброса триггера 30. Выход элемента

28 соединен с входом установки триггера 31, а выход элемента 29 соединен с выходом сброса триггера 31.

Прямой выход триггера 30 соединен с первым входом элемента 32, а также с вторым входом элемента 37. Инверсный выход триггера 30 соединен с первым входом элемента 33. Прямой выход триггера 31 соединен с первым входом элемента 34 и первым входом элемента 37. Инверсный выход триггера 31 соединен с первым входом элемента 35. Выход элемента 37 соединен с первым входом элемента 36.

Вторые входы элементов 32-36 соединены с третьим, четвертым, пятым, шестым и седьмым выходами дешифратора 24 соответственно. Выходы элементов 32 — 36 соединены с первым, вторым, третьим, четвертым и пятым входами элемента 38. Шестой вход элемента HJIH 38 соединен с входом управления запретом устройства. Выход элемента 38 соединен с соответствующими входами арифметико-логического блока 16 и блока 22 оперативной памяти.

Синхронизацию работы устройства определяет импульс "Конец операции"

41, формируемый блоком 10, который исходя иэ поступившей íà его вход команды., отсчитывает временной интервал, необходимый для выполнения

5 1 операций. Времязадающими элементами при этом являются генератор 11, счетчик 12 и коммутаторы 13 и 14.

Импульс "Конец операции" 4 1 переключает в следующее положение счетчик 3.

Устройство работает следующим образом.

После окончания запроса по увеличенному на единицу адресу, сформированному счетчиком 3, в регистр

5 блока 4 из блока 1 записывается очередная команда, три дополнительных разряда которой содержат информацию об обращении к блоку 23. Остальные разряды команды группируются в шифраторе 6 в три поля 7,8 и 9, каждое из которых управляет определеннычи элементами блока 10.

Так, поле 8 коротких команд управляет коммутатором 13, задавая последовательность управляющих микрокоманд. Поле 9 длинных команд управляет коммутатором 14.

Генератор 11 связан тремя связями (бр, 4„, 5 ) с коммутаторами 13 и

14, которые переключают в нужной последовательности импульсы генератора 11 в линии микрокомандных импульсов в соответствии с кодом команды с выхода шифратора команд.

При многоцикловых операциях прохождения операции (Pð,...,P ) задаются счетчиком 12. Блок 15 управляется микрокомандой выборки операнда и адресом, получаемым из поля 7 адресов блока 4. Микрокоманды управления блоком 16 поступают в этот блок по магистрали 39 через группу элементов 21 и далее на входы регистров 17, 18 и 19 и сумматоры 20. Последний выполняет функции, описываемые следующими формулами:

5.=(Х V„+XgY„)Cg,+(X„Yg+X„+Y„j С.,;

198521 т..е. во время, пока результат предыдущей операции еще находится в ре гистре 17, осуществляет стробирование элементов 26-29 для занесения признака в регистр признаков. При этом если в данной команде обращение к блоку 23 отсутствует, то в трех дополнительных разрядах содержатся нули и в дешифраторе 24 воз10

45 бужден неиспользуемый нулевой выход.

Первый и второй выходы дешифратора 24 управляют согласно программе занесения результата предыдущей операции из знакового разряда блока 16 через элементы 26-29 в регистр признаков по микрокоманде 42 (триггеры 30 и

31)„ причем запись осуществляется парафазно, для чего при помощи элемента 25 формируется инверсное значение сигнала из знакового разряда.

Выходы дешифратора 24 с третьего по седьмой управляот пятью элементами

32-36, через которые опрашиваются при наличии сигнала "Запрет" триггеры 30 и 31 регистра признаков. При этом в зависимости от содержания информации в трех дополнительных разрядах изменение последовательности операций или "Запрет" осуществляется по единице или по нулю в триггерах

31 и 30, а также по совпадению единиц в этих триггерах. Последнее осуществляется с помощью элемента 37.

Выходы элементов 32-36 через элемент ИЛИ 38 управляют запретом операции в блоке 16 и блоке 22. Кроме того, сигнал 43 запрета может быть подан через шестой вход элемента 38 с входа устройства. Ниже приведены логические формулы, описывающие работу коммутаторов 13 и 14 для случая выполнения "короткой" команды (сложения) и "длинной" команды (умножения), где приняты следующие обозначения:

55

C„= (X У„) C + X„f где Sq- сумма в я -м разряде;

С - перенос в ti -й разряд;

С„„- перенос в. (и+1)-й разряд;

X>, „- складываемые числа.

Данные вводятся и выводятся из блока 16 по информационной магистрали 40, которая связывает последний с блоком 22.

Иикрокоманда 42, формируемая в следующий такт после импульса "Конец операции", непосредственно после окончания предыдущей операции, управляющие сигналы:

Z - код операции "Сложение"", — код операции "Умножение".

Входные переменные:

P,...,P„z — циклы счетчика 12; - синхросигналы с выхода ре генератора 11.

Выходные сигналы в магистрали 39 микрокоманд:

Операция "Сложение" (первое слагаемое в регистре 17, второе в бло1198521

7 ке 22), "Запись в регистр 18 сла- гаемого — ° 4„, Запись суммы в регистр 17" —; ., "Импульс конца операций" — Z .д, -"Занесение знака (42) в блок 23" - с „.й,(где

Z„+, — код операции, следующей за данной), Операция "Умножение" (множитель в регистре 17, множимое в.блоке 22), "Запись в регистр 18" — Z„ ° Р ., 1О

"Запись в регистр 19" - „ . Р а,, "Запись единицы в регистр 17"— 2и de (Р, +Р +...+Р ), в этой операции логическое умножение на цифру анализируемого разряда множителя 15 производится на одном из вентилей группы элементов 21(в зависимости от содержимого последнего разряда .регистра 19), "Сдвиг вправо в регистре 17" — Z„dÄ(P„+Р +...+P.„ ), 20

"Сдвиг вправо в регистре 19" — „

° Р„ а, "Формирование импульса кон-." ца операций" - Z P„> 6а, "Занесение знака (42) в блок 23" - Z.ì+„ dtPo °

8 .Предложенное устройство позволя-: ет решать логические задачи выбора последовательности операции без использования операции "Условный переход", что повышает информационную надежность, так как в формировании в этом случае не участвуют арифметико-логический блок и блок оперативной памяти, и позволяет понизить вероятность сбоев значительно. Постоянство рабочего цикла позволяет исключить из вычислителя оборудова ние, требующее точное время для решения задач, например систему прерываний по меткам времени, упростить систему контроля вычислителя во время заводской настройки и регламентных работ при эксплуатации и методику обнаружения неисправности в связи со строгой последовательностью выполнения операций и отсутствием и вариантов циклов работы вычислителя, что повышает надежность цифрового вычислителя.

1198521

Д 64 яф дф

Составитель Г.Виталиев

Техред С.Мигунова Корректор",Е.Рошко

Редактор М.Дыпын

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 8288 Тираж 709, Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5