Устройство для обмена информацией

 

1 .УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее Л блоков коммутации подканалов и Мгрупп подканалов , отличающееся тем, что, с целью повышения пропускной способности устройства, в него введены N групп блоков сопряжения процессора с магистралью, М групп блоков сопряжения подканала с магнстраль .ю и М групп блоков буферной памяти, причем первые входы - выходы блоков сопряжения процессора с магистралью п-и группы ( п 1 ,N ) образуют группу входов - выхо-. дов связи с процессором устройства, второй вход - выход f-го блока сопряжения процессора с магистралью Л-й группы ((- 1 , L ) соединен через соответствующую магистраль устройства с первыми входами - выходами -х блоков сопряжения подканала с магистралью каждой группы, второй вход - выход 6-го блока сопряжения подканала с магистралью т-й группы (т 1,М ) соединен с f-м входом - выходом первой группы т-го блока коммутации подканалов, К-ый вход - выход второй группы (,К), веко ; . 1Ц ад ii : . ;s--A которого подключен через соответствующий блок буферной памяти к первому входу - выходу К-го подканала т-й группы, вторые входы - выходы подканалов т-й группы образуют (П-югруппу входов - выходов связи с внешними устройствами, устройства , причем блок, сопряжения процессора с магистралью содержит группу магистральных усилителей-приемников, группу магистральных усилителейпередатчиков , приемный и передающий регистры, группу элементов ИЛИ, триггер , элемент ИШ, элемент ИЛИ-НЕ, . три элемента И-НЕ,. три элемента И, элемент НЕ, три элемента задержки, (Л два магистральных усилителя-приемника и два магистральных усилителя-передатчика , причем выход первого магистрального усилителя-приемника подключен к синхровходу приемного регистра информационным входом соединенного с выходами магистраль- . ных усилителей-приемников группы и со первыми входами элемента ИЛИ и эле00 мента ИЛИ-НЕ, вторые входы которых СП подключены к выходу второго магистtsp рального усилителя-приемника, пер00 вый вход и выход первого элемента И-НЕ соединены соответственно с выходом элемента ИЛИ и первым выходом второго элемента И-НЕ, выходом подключенного к входу сброса триггера, установочный вход которого соединен с выходом третьего элемента И-НЕ, а выход - с первыми входами первого и второго элементов И и через первый элемент задержки - с вторым входом второго элемента И, выходом подключенного к входам первого магистраль

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУ БЛИН

<5114 G 06 F 13/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАЦ ИЗОБРЕТЕНИЙ И ОТНРЫГИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИ

К A8TOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3620096/24-24 (22) 13.07.83 (46) 15.12.85.Бюл. 9 46 (72) Н.П.Вишневская, Б.Н.Любицкий, Б.П.Резван, Б.П.Сахаров, M.H.ÒþðèH, А.Ф.Хмелев и В.С.Черйяев (53) 681.325 (088.8 ) (56) Авторское свидетельство СССР, Ф 734697, кл. G 06 F 3/04,.1978, Авторское свидетельство СССР

У 826330, кл. G 06 F 3/04,1979. (54)(57) l.устРойстВО для оБменА

ИНФОРМАЦИЕЙ, содержащее М блоков коммутации подканалов и N групп одканалов, о т л и ч а ю щ е е с я тем, что, с целью повышения пропускной способности устройства, в него введены N групп блоков сопряжения .процессора с магистралью, М групп блоков сопряжения подканала с магистралью и М групп блоков буферной памяти, причем первые входы — выходы блоков сопряжения процессора с магистралью и -й группы (п = 1, И ) образуют р-ю группу входов — выхо-. дов связи с процессором устройства, второй вход — выход F -го блока сопряжения процессора с магистралью л-й группы (=. 1,L ) соединен через соответствующую магистраль устройства с первыми входами — выходами

8-х блоков сопряжения подканала с магистралью каждой группы. второй вход — выход f-го блока сопряжения подканала с магистралью m-й группы (п =1,М ) соединен c f-м входом — выходом первой группы m-го блока коммутации подканалов, K-ый вход — выход второй группы (K=1 К), „„SU„„1198528 A которого подключен через соответствующий блок буферной памяти к первому входу — выходу К-го подканала

rn-й группы, вторые входы — выходы подканалов в-й группы образуют

rn-ю группу входов — выходов связи с внешними устройствами, устройства, причем блок сопряжения процессора с магистралью содержит группу магистральных усилителей-приемников, группу магистральных усилителейпередатчиков, приемный .и передающий регистры, группу элементов ИЛИ, триг" гер, элемент ИЛИ, элемент ИЛИ-НЕ, три элемента И-НЕ, три элемента И элемент НЕ, три элемента задержки. два магистральных усилителя-приемника и два магистральных усилителя-передатчика. причем выход первого магистрального усилителя-приемника подключен к синхровходу приемного регистра, информационным входом соединенного с выходами магистраль- . ных усилителей-приемников группы и первыми входами элемента ИЛИ и элемента ИЛИ-НЕ, вторые входы которых подключены к выходу второго магистрального усилителя-приемника, первый вход и выход первого элемента

И-НЕ соединены соответственно с выходом элемента ИЛИ и первым выходом второго элемента И-НЕ, выходом подключенного к входу сброса триггера, установочный вход которого соединен с выходом третьего элемента И-НЕ, а выход — с первыми входами первого и второго элементов И и через первый элемент задержки — с вторым входом второго элемента И, выходом подключенного к входам первого магистраль"

1198528 ного усилителя-передатчика и элемента НЕ, выход которого соединен с вторым входом первого элемента И-НЕ .и через второй элемент задержки подключен к второму входу первого элемента И, выходом подключенного к первому входу соответствующих элементов ИЛИ группы, вторые входы которых подсоединены к выходам передающего регистра, а выходы — к инфор мационным входам магистральных усилителей-передатчиков группы, управ- . ляющие входы которых соединены с выходами третьего элемента И и через третий элемент задержки — с входом второго магистрального усилителяпередатчика, выходы второго элемента"И и приемного регистра и первый и второй входы третьего элемента И, входы второго и третьего элементов

И-НЕ и передающего регистра образуют первый вход — выход блока, а входы первого и второго магистральных усилителей-приемников группы и выходы первого и второго усилителейпередатчиков и магистральных усилителей-передатчиков группы образуют второй вход — выход блока, при этом блок сопряжения подканала с магистралью содержит группу магистральных усилителей-приемников, группу магистральных усилителей-передатчиков, приемный и передающий регистры, узел сравнения адреса, регистр адреса, регистр управления, дешифратор, триггер, элемент задержки, три элемента И, магистральные усилители-приемники и усилитель-передатчик, причем выход магистрального усилителя-приемника соединен с первыми входами первого и второго элементов И, выход которого подключен к управляющим входам магистральных усилителей-передатчиков группы и через элемент задержки — по входу магистрального усилителя-передатчика, первый вход узла сравнения адреса соединен с выходом регистра адреса, выход — с установочным входом триггера, а второй вход — с выходами магистральных усилителей-приемников группы и информационным входом . приемного регистра, выходом подключенного к первому входу дешифратора, а управляющим входом — к выходу первого элемента И, управляющему входу регистра управления и первому входу третьего элемента И, первый и второй выходы регистра управления соединены соответственно с вторыми входами второго и третьего элементов И и вторым и третьим входами дешифратора, а информационный вход — с первым выходом дешифратора, вторым выходом подключенного к входу сброса триггера, а третьим выходом — к управляющему входу передающего регистра, выход которого подключен к информационным входам магистральных усилителей-передатчиков группы, второй вход первого элемента И соединен с выходом триггера, выходы магистральных усилителей-передатчиков группы, входы магистральных усилителейприемников группы, выход магистрального усилителя-передатчика и вход, магистрального усилителя-приемника образуют первый вход - выход блока, вход передающего регистра, выход приемного регистра, четвертые вход и выход дешифратора и выход третьего элемента И образуют второй вход — выход блока.

2. Устройство по п.l о т л и— ч а ю щ е е с я тем, что блок коммутации подканалов содержит . коммутаторов и формирователей адреса, каждый из которых содержит регистр номера подканала, выходом соединенный с входом дешифратора, и узел приоритета, выходом соединенный с входом шифратора адреса, причем выход шифратора адреса Р-го (Р =1,L ) формирователя адреса подключен к адресному входу t-ro коммутатора, информационный вход - выход которого является 1-м входом — выходом второй группы блока, а группа информационных входов " выходов является первой группой входов — выходов блока, вход регистра номера подкана-. ла 3-ro формирователя адреса соединен с -ым входом — выходом первой группы блока, 1-й выход (1 =1,1.). дешифратора 3 --го формирователя адре са соединен с 1 -ым входом узла приоритета j-ro формирователя адреса.

3, Устройство по п.l, о т л и— ч а ю щ е е с я тем, что блок буферной памяти содержит память, соединенную адресным входом с первым входом узла сравнения и выходом счетчика адреса, регистр и элемент

1! 98528

И, причем управляющий вход регистра соединен с выходом элемента И, первый вход которого подключен к первому выходу узла сравнения, вторым. входом соединенного с выходом регистра.

1 2

Изобретение относится к вычисли- ков 31, группу магистральных усилитетельной технике и может быть исполь- лей-передатчиков 32, приемный 33 н зовано в многопроцессорных вычисли- передающий 34 регистры, узел 35 сравтельных системах с общим парком внеш- нения, регистр 36 адреса, регистр них устройств. 37 управления, дешифратор 38, тригЦелью изобретения является повы- гер 39, элемент 40 задержки, элеменшение пропускной способности. ты И 41-43, магистральный усилительНа фиг.l представлена структур- приемник 44 и магистральный усилиная схема устройства для обмена инфор- тель-передатчик 45. мацией; на фиг.2 - структурная схе- IO Блок 5 коммутации подканалов ма блока сопряжения процессора с (фиг.4 ) содержит регистры 46 номера магистралью; на фиг.3 — .структур- подканала, дешифраторы 47, узлы 48 ная схема блока сопряжения подкана-, приоритетов, шифраторы 49, группы ла с магистралью; на фиг.4 — струк- мультиплексоров-демультиплексотурная схема блока коммутации подка- 1 роа 50,,налов; на фиг.5 — структурная схема Блок 6 буферной памяти (фиг. 5 ) блока буферной памяти; на фиг.6 " содержит буферное запоминающее устблок подканалов; на фиг.7 — алгоритм ройство 51, счетчик 52 адреса, работы подканала. регистр 53, узел 54 сравнения и элеУстройство для обмена данными . ф).мент И 55. (фиг.1 ),подключенное к процессорам 1 Блок 7 подканала (фиг.6) содерчерез блоки 2 сопряжения процесса" жит группу регистров 56 общего назра с магистралью, содержит аппара- начения, приемный регистр 57, перетурные модули 3, каждый из которых дающий регистр 58, арифметико-логивключает группу блоков 4 сопряжения 25 ческое устройство 59, регистр 60 подканалов с магистралью, блоки 5 состояний, память 61 микрокоманд, коммутации подканалов, блоки 6 буфер- регистр 62 адреса памяти микроконой памяти, группу блоков 7 подка-, манд, выходной регистр 63 памяти налов и общий парк 8 внешних устрой- микрокоманд, мультиплексор 64, реств (ПВУ). гистр 65 признаков, регистр 66 ввоБлок 2 .сопряжения процессора с да — вывода, группу 67 магистральмагистралью (фиг.2 ) содержит группу ных усилителей-приемников н усилимагистральных усилителей-приемников 9 телей-передатчиков ° и грулпу магистральных усилителей- . Устройство содержит также вхопередатчиков 1О, приемный 11 и пере- З ды — выходы 68-81 блоков (фиг.2-6 ). дающий 12 регистры, триггер 13, эле- Устройство для обмена информаменты ИЛИ 14>15, элемент ИЛИ-НЕ 16 цией работает следующим образом. элементы И-НЕ 17-19, элементы И 20- Обмен информацией между процессо22, элемент НЕ 23, .элементы 24-26 рами 1 и внешними устройствами иэ задержки, магистральные усилители- общего ПВУ 8 состоит иэ следующих приемники 27,28 и магистральные этапов: выбор аппаратурного модуусилители-передатчики 29,30. ля 3, подканала 7 и передача управБлок 4 сопряжения подканала с ляющей информации и данных или тольмагистралью (фиг.3) содержит группу ко управляющей информации, если замагистральных усилителей-приемки- дан режим чтения из процессора, в

3 11985 буферную память выбранного armapaтурного модуля; обмен данными между подканалом и заданным ВУ; передача информации о состоянии и данных или только информации о состоянии, при исполнении режима записи от подканала в процессор.

Выбор аппаратурного модуля 3 и подканала 7,.обмен данными между процессорами 1 и выбранным подка- 1О налом 7, а также выдача вектора прерывания осуществляются по одной из магистралей обмена. Каждая магистраль обмена включает линии передачи данных ШИН-Д, по которым осу- 15 ществляется обмен информацией между процессорами 1 и аппаратурными модулями 3 устройства; линии управляющей части интерфейса, которые предназначены для захватя общей шины со N стороны процессора и для индентификации информации, находящейся на линиях ШИН-Д, Процедура обмена информацией начинается выдачей одним из процессоров

1 сигнала на двунаправленную линию захвата магистрали, которая объединяет все процессоры 1. Наличие этого сигнала на линии воспринимается остальными процессорами 1, как признак 30 занятости магистрали. Вновь выдача сигнала ЗАХВАТ процессором 1 возможна, если магистраль свободна.

Для исключения одновременной выдачи сигнала ЗАХВАТ несколькими процессорами блок 2 сопряжения процессора с магистралью обеспечивает захват магистрали одному процессору, имеющему оолее высокий приоритет, среди процессоров, претендующих на захват магистрали. Для этого каждый процессор 1 при захвате магистрали по линиям ШИН-Д передает однопозиционньж код приоритета А, который воспринимается всеми процессорами 1. начинающими захват магистрали. Каждый процессор 1 начинающий захват.ма) гистрали, анализирует код, установленный на линиях ШИН-Д, и если там присутствует номер процессора более 5О высокого приоритета, захват прекращается, Процессор 1., захвативший магистраль, выдает по линиям ШИН-Д управляющее слово процессора (УСП), содержащее номер аппаратурного моду- у .ля 3, номер подканала, номер ВУ и собственный номер процессора 1 °

Аппаратурный модуль, опознавший

28 4 адрес, установленный на ШИН-Д, логически подключается в магистрали и по линиям llIHH-Д передает процессору

1 слово состояния, содержащее собственный адрес выбранного аппаратур ного модуля 3 и подканала 7, а также информацию о техническом состоянии аппаратуры подканалов 7 и BY. Процессор 1 после анализа слова состояния выдает по магистрали сигнал начала связи, после чего выбранный подканал по линиям ШИН-Д принимает от процессора 1 в блок 6 буферной памяти подканала 7 управляющую информацию (программу канала) и данные, предназначенные для BY. Если задан режим приема информации, из ВУ по линиям ШИН-Д в запоминающее устройство подканала 7 передается только управляющая информация. На этом заканчивается первый этап процедуры обмена, и процессор 1 освобождает мат гистраль,,снимая сигнал захвата.

После этого процессор 1 может по той же или другой магистрали начать новую оПерацию обмена через любой свободный подканал 7.

Второй этап процедуры обмена с

ВУ производится подканалом автономно (без участия процессора 1 ) в соответствии с программой подканала, принятой в буферную память 6 на первом этапе. Обмен данными между подканалом 7 и ВУ осуществляется в интерфейсе в монопольном режиме.

Процедура обмена по магистрали начинается выдачей от процессора сигнала запроса магистрали по линии

68.

Если шина 69 данных в текущий момент занята, то сигнал запроса блокируется сигналом линии 70 ЗАХВАТ, поступающим через магистральный усилитель-приемник 28 и элемент

ИЛИ-НЕ 16 на вход элемента И-HF 19.

Процессор ожидает момента освобождения магистрали. При освобождении магистрали на всех линиях шины данных и линии ЗАХВАТ будут нулевые уровни, поступающие иа входы элемента ИЛИ-НЕ 16, единичный сигнал с его выхода является разрешающим .для прохождения сигнала запроса через элемент И-НЕ 19 на установку триггера 13 через элемент И 20, элемент ИЛИ 15, один из группы усилителей-передатчиков 10 возбуждает один из разрядов шины данных. Этот

1198528

10

20

30

50

55 ментов ° разряд определяет однопозиционный код приоритета. От начала выдачи кода приоритета в течение времеии

Т), 2С, где с — время распростране.ния сигнала в линии между крайними чроцессорами, процессор 1 проверяет, не передают ли другие процессоры старшие коды приоритетов. Разряды шины данных, значения которых выше собственного кода приоритета, поступают в каждом процессоре на элемент ИЛИ 14, а значит, сигнал от процессора, имеющего пр эритет выше, вызывает на выходе элемента

ИЛИ 14 единичный уровень, приводящий к сбросу триггера 13 через открытые элементы И-НЕ 17,18 и, следователь.— но, к снятию кода приоритета с шины данных.

Если на шине данных старших кодов приоритета за время, определяемое задержкой 24, сигналов не появ.— ляется, то в линию ЗАХВАТ выдается единичный сигнал, который, пройдя через элементы ИЛИ 14, И-НЕ 17 и 18 удерживает триггер 13 в сброшенном состоянии в процессорах, приоритет которых ниже, или в процессорах, которые начали борьбу за шину позже.

Об успешном завершении операции захвата информационной шины процессору сообщает сигнал с элемента И 21 по выходу 71.

В режиме установления связи процессор по шине 69 передает во все аппаратурные модули 3 код адреса с идентификатором адреса. Поступающий по шине 69 код адреса сравнивается на узле 35 сравнения с со- держимьм регистра 36, хранящего собственный адрес. При совпадении поступающего кода адреса с кодом. регистра 36 на выходе узла 35 сравнения появляется сигнал, который включает триггер 39. Единичный сигнал с триггера 39 подключает приемный регистр 33 и магистральные усилители-передатчики 32 к информа" .ционной шине 69.

После установления связи процессор передает по шине 69 управляющие слова с соответствующими идентификаторами. Управляющая информация из блока 2 сопряжения процессора с магистралью через группу магистральных усилителей-приемников 31 поступает на регистр 33, запись в который осуществляется импульсом сопровождения, поступающим по линии 72 через магистральный усилитель-приемник 44 и элемент И 41.

Передача данных осуществляется в синхронном режиме, т.е. без ожидания сигнала подтверждения приема данных. Направление передачи данных кодируется разрядными признаками в управляющем слове. Если процессор является источником передаваемых ° данных, то после захвата шины данных процессор по входу 73 записывает в регистр слово данных и .служебные сигналы, а на выходе 74 выставляет потенциальный сигнал разрешения на первый вход элемента И 22. Синхронизирующие импульсы по входу 75 поступают на второй вход элемента И 22.

Импульс с выхода элемента И 22 стробирует группу магистральных усилителей-передатчиков 10 и устанавливает на шине 69 данных слово данных, а также одновременно через эле.мент 26 задержки и усилитель-передатчик 30 по выходу 72 выдает импульс сопровождения.

После подключения аппаратурного модуля 3 к процессору на регистре 33 записывается управляющее слово процессора, содержащее номер подканала.

Из регистра 33 по сигналу с дешифратора 38 номер подканала переписывается в регистр 46 и с его выхода поступает на дешифратор 47 блока коммутации подканалов (фиг.4 ). Сигналы с выходов дешифратора 47 поступают на узел 48 приоритета как сигналы запроса подканала. Узел 48 приоритета реализует принцип обслуживания

"первым пришел — обслужен первым".

При одновременном поступлении запросов из разных магистралей узел

48 приоритета подключает приоритетную магистраль. Номер выхода приоритетного узла соответствует номеру магистрали, получившей связь с подканалом. Сигнал с выхода узла 48 приоритета, поступающий на шифратор

49, преобразует однопозиционный код номера магистрали в двоичный. Двоич" ный код номера магистрали с выхода шифратора 49 поступает на адресные входы группы мультиплексоров-демультиплексоров 50, выполняющих роль двунаправленных коммутирующих эле1198528

Если за время одного такта синхронизирующих сигналов ответ на запрос о готовности подканала не приходит, то в регистр 34, в котором

5 формируется слово состояния, записывается указатель Подканал занят".

Начальный адрес массива данных поступает их процессора 1 на адресный счетчик 52, а конечный адрес массива — в регистр 53.

Импульсы сопровождения, поступающие из процессора через коммутатор 5 на счетный вход счетчика 52 адреса, увеличивают каждый раэ на единицу 15 значение счетчика. Данные, поступающие из процессора, записываются в буферное запоминающее устройство 51 в порядке возрастания адресов. На узле 54 происходит сравнение текущего значения счетчика с содержимым регистра 53. При сравненииадресов по линии 76 в подканалвыдается сигнал об окончании приема массива данных.

Передача данных иэ буферного за25 поминающего устройства 51 по линии

77 через коммутатор 5 в процессор продолжается до тех пор, пока не произойдет сравнения адреса, записанного в регистре 53, со значением счетчика 52, т.е. после передачи . заданного количества слов.

Подканал 7 построен на микропрограммном принципе. Инкрокоманда, находящаяся в регистре 63 памяти З5 микрокоманды, формирует множество сигналов управления. Адрес следую-. щей микрокоманды получается посредством переноса адресного поля микрокоманды в регистр 62 адреса и . 40 посредством использования мультиплексора 64 для формирования адреса условного перехода в микрокоманде.

В подканале для хранения данных используются регистры 58 и 57, а для управляющей информации используются регистры 56 общего назначения, регистры 65 признаков, регистр 60 состояний. Один из регистров 56 общего назначения при выполнении операции передачи данных используется как счетчик байтов.

Регистр 65 признаков и регистр 60 состояний хранят данные, необходимые для управления каналом. Арифметико-логическое устройство 59 реализует арифметические операции, необходимые для модификации счета данных, адреса данных, адреса управляющего слова подканала.

Операция пересылки данных выполняется по мере поступления из внешнего устройства запросов на обслуживание, на которые канал выдает ответы, и продолжается до тех пор, пока. содержимое счетчика байтов не станет равньи нулю. После этого подканал выдает в BY последовательность сигналов, свидетельствующих об окончании операции.

При поступлении байта конечного состояния от BY и приема его в регистр 65 узел 64 управления вырабатывает адрес перехода к микропрограмме обслуживания конечного состояния.

Далее формируется прерывание, которое выдается в процессор.

Все эти операции в интерфейсе ввода-вывода выполняются стандарт» ной последовательностью.

Канал может выполнять канальную программу, состоящую из последовательности командных слов канала, хранящихся s памяти 61 микрокоманд канала.

1198528

1198528

1198528

1198528

Составитель В.Вертлиб

Редактор Г.Рыбченко Техред С.Мигунова Корректор В.Бутяга

Заказ 7722/48 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, И-35, Раушская наб., д.4/5

Филиал ППП "Патент", r. ужгород, ул. Проектная, 4