Устройство для умножения

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистр множимого, регистр множителя, регистр обратного кода множимого, три блока контроля, блок преобразования золотого 1-кода множимого в обратный код, элемент И, табличный умножитель, программный блок управления и сз шатор, причем входы прямого золотого 1-кода множимого, инверсного значения золотого 1.-кода множимого и прямого золотого 1-кода множителя устройства соединены соответственно с информационными входа- , ми регистров множимого, обратного кода множимого и множителя, выходы Которых соединены соответственно с входами первого, второго и третьего блоков контроля, выходы которых по схеме монтажного ИЛИ соединены с первым входом программного блока управления и первым входом элемента И, выход которого соединен с выходом ошибки устройства, входы Пуск и синхронизации которого соединены с вторым и третьим входами программного блока управления. первый выход которого соединен с вторым входом элемента И, входы разрешения записи информации регистров множимого, обратного кода множимого и. множителя и блока преобразования золотого 1-кода множимого в обратный код соединены с вторым выходом программного блока управления, третий выход которого соединен с входом разрешения записи частично нормализованной информации регистра обратного кода множимого, вход, частично нормализованной информации которого соединен с выходом блока преобразования золотого 1-кода множимого в обратный код, информационный вход которого сое (Л динен с выходом регистра обратного кода множимого, выходы трех младших разрядов регистра множителя соединены с первыми тремя информационными входами табличного умножителя, а вход сдвига соединен с входом разрешения записи переноса табличного умножителя и четвертьм входом программного блока управления, четвертый и пятый входы которого соединены соответственно с выходами формирования конца нормализации и суммирования сумматора, входы ..разрешения записи кода множимого, частично нормализованной промежуточной суммы и вход сброса сумматора .соединены соответственно с пятым, шестым и седьмым выходами программного блока управления, восьмой, девятый и десятый выходы которого соединены соответственно с входами разрешения записи переноса, разрешения коррекции и разрешения суммиро

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И) (1) G 06 F 7/49

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, „:,, UJ.

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ . .;,"" / и суммирования сумматора, входы разрешения записи кода множимого, частично нормализованной промежуточной суммы и вход сброса сумматора соединены соответственно с пятым, шестым и седьмым выходами программного блока управления, восьмой, девятый и десятый выходы которого соединены соответственно с входами разрешения записи переноса, разрешения коррекции и разрешения суммиро(21) 3696386/24-24 (22) 06. 12. 83 (46) 23.12.85. Бюл. 9 47 (72) В.В. Роздобара, И.А. Баранов и Г.В. Кремез (53) 681.325(088.8) (56) Авторское свидетельство СССР

1 1032448, кл. G 06 F ..5/00, 1982.

Авторское свидетельство СССР

У 559237, кл. G 06 F 7/50, 1977.

Авторское свидетельство СССР

1Р 997031 кл. С 06 F 7/49, 1981.

Авторское свидетельство СССР

У 1130859, кл. С 06 F 7/49, 1983. (54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистр множимого, регистр множителя, регистр обратного кода множимого, три блока контроля, блок преобразования "золотого" 1-кода множимого в обратный код, элемент И, табличный умножитель, программный блок управления и сумматор, причем входы прямого "золотого" 1-кода множимого, Инверсного значения "золотого" 1-кода множимого и прямого "золотого" 1-кода множителя устройства соединены соот- ветственно с информационными входами регистров множимого, обратного кода множнмого и множителя, выходы

)еоторых соединены соответственно с входами первого, второго и третьего блоков контроля, выходы которых по схеме монтажного ИДИ соединены с первым входом программного блока управления и первым входом элемента И, выход которого соединен с выходом ошибки устройства, входы

"Пуск" и синхронизации которого соединены с вторым и третьим входами программного блока управления, первый выход которого соединен с вторым входом элемента И, входы разрешения записи информации регистров множимого, обратного кода множимого и множителя и блока преобразования "золотого" 1-кода множимого в об ратный код соединены с вторым выходом программного блока управления, третий выход которого соединен с входом разрешения записи частично нормализованной информации регистра обратного кода множимого, вход. частично нормализованной информации, которого соединен с выходом блока преобразования "золотого"

1-кода множимого в обратный код, информационный вход которого соединен с выходом регистра обратного кода множимого, выходы трех младших разрядов регистра множителя соединены с первыми тремя информационными входами табличного умножителя, а вход сдвига соединен с входом разрешения записи переноса табличного умножителя и четвертым входом программного блока управления, четвертый и пятый входы которого соединены соответственно с выходами формирования конца нормализации

1? 00280 вания сумматора, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия, в него введены регистр частичного произведения, четвертый блок контроля и коммутатор, причем выход произведения сумматора соединен с информационным входом регистра частичного произведения, вход разрешения записи информации которого соединен с седьмым выходом программного блока управления, одиннадцатый выход которого соединен с входом разрешения записи сдвинутых переносов сумматора, информационный вход которого соединен с выходом коммутатора, первый информационный вход которого соединен с шиной логического нуля устройства, второй, третий, четвертый и пятый информационные входы коммутатора соединены с выходом регистра множимого, выход ре1

Изобретение относится к вычислительной технике, предназначено для умножения многоразрядных "золотых"

1-кодов, позволяет умножать как целое, так и дробные числа за счет умножения множимого одновременно на четыре разряда множителя, и может быть использовано в отказоустойчивых процессорах обработки данных.

Цель изобретения — повышение быстродействия.

На фиг. 1 представлена схема устройства на фиг. 2 — граф состояний и переходов блока программного управления, на фиг. 3 — один из вариантов реализации схемы табличного умножителя.

Устройство для умножения (фиг. 1) содержит входы 1-6 устройства, ре- гистр 7 множимого, регистр 8 частичного произведения, регистр 9 обратного кода множимого, регистр 10 множителя, блоки 11-14 контроля, блок

15 преобразования "золотого" 1-кода множимого в обратный код, элемент

И 16, коммутатор 17, табличный умножитель 18, сумматор 19, программный блок 20 управления, выход 21 произведения устройства, выход 22 ошибки сумгистра частичного произведения соеди" нен с входом четвертого блока контроля и шестым информационным входом . коммутатора, седьмой и восьмой информационные входы которого соединены с выходом регистра обратного кода . множимого, выход четвертого младшего разряда регистра множителя соединен с четвертым информационным входом табличного умножителя, выход адреса канала которого соединен с управляющим входом коммутатора, а выходы формирования каналов с адресами 110 или 111 и канала с адресом 111 соединены соответственно с восьмыми девятымвходами программно-: го блока управления, второй, двенадцатый и четвертый выходы которого соединены соответственно с входами блокировки и сдвига табличного умножителя и входом сдвига сумматора.

2 матора устройства, выход 23 ошибки устройства, выходы 24-35 программного блока управления устройства.

На графе состояний и переходов программного блока управления (фиг. 2) изображены состояния автомата управления СЗ, 3 = О, 1,. ° ., и функции ; переходов из состояния С в состояние С, Табличный умножитель 18 (фиг. 3)

1О может в частном случае содержать неполный дешифратор 36, элемент

ИЛИ-НЕ 37, элементы ИЛИ 38-41, триггер 42, группу элементов И 43, шифратор 44.

Регистр 7 множимого предназначен для хранения "золотого" 1-кода множимого, регистр 8 — для хранения частичного произведения (р +1).А, где А — код множимого, регистр 9— для хранения обратного кода произведения otq А, регистр 10 множимого 10-для храненияи сдвигана четыре ю Ю разряда золотого 1-кода множителя.

25 Блоки контроля 11-14 предназначены для контроля регистров 7-10 на . нормальность хранимой информации, г.е. отсутствие единиц в двух со„"едних разрядах "золотого" 1-кода.

1200280

Блок 15 преобразования предназна чен для образования обратного "эоло

fl того 1-кода произведения a ° А, элемент И 16 — для управления шиной выходов блоков контроля 11-14, коммутатор 17 — для управления пропуском соответствующих частичных произведений на сумматор, табличный умножитель 18 — для управления коммутатором 17 в зависимости от значений анализируемых разрядов множителя.

Сумматор 19 предназначен для сложения очередных частичных произведений с текущей суммой частичнь произведений по правилам "золотой"

1-системы счисления, программный блок 20 управления — для управления работой устройства.

Устройство работает следующим образом.

Рассмотрим случай умножения прямых И -разрядных "золотых" 1-кодов, причем будем считать, что знак произведения формируется отдельно, а число информационных разрядов (tf-1) кратно четырем.

Перед началом умножения про-,". граммный блок управления находится в состоянии СО(, = пуск).

Для выполнения умножения на входы устройства подается следующая информация: на вход 1 — "0", на вход 2 — прямой "золотой" 1-код множимого, на вход 3 — инверсное значение сдвинутого на один разряд влево "золотого" 1-кода множимого, на вход 4 — прямой "золотой" 1-код множителя, на вход 5 — сигнал "Пуск". на вход б — серия синхроимпульсов

ГО, по которой тактируются переходы программного блока управления из одного состояния в другое.

По сигналу "Пуск" программный блок управления переходит в состояние С1(1, = пуск), в котором на выходе 24 вырабатывается управляющий сигнал 1С1 С1 . По переднему фронту этого сигнала осуществляется запись информации в регистрах 7, 9 и 10.

Для получения правильного результата умножения регистры 7-9, блоки

11-13 контроля, блок 15 преобразования, коммутатор 17 и сумматор 19 имеют четыре дополнительных старших разряда.

Кроме того, регистр 9 имеет два вспомогательных младших разряда, причем последние не являются информационными и используются только для повы. шения точности образования обратного кода произведения Ф, А. При записи в регистр 9 они устанавливаются в единицу.

Образование обратного "золотого"

1-кода произведения Ф, А осуществляется блоком 15 преобразования

10 по известному алгоритму. По управляющему сигналу УС2 = 01 ГО поступающему на вход 25, осуществляется запись частично нормализованного обратного 1-кода произведения of А в регистр 9. После окончания нормализации кода в регистре 9 с выходов блоков контроля на вход блока управления поступает сигнал окончания нормализации K ц по которому норм )

20 автомат управления переходит в состояние С2, Q норм> н "но м/ ° р /

При переходе программного блока

Управления в состояние Cg в блоке .

25 УпРавления на выходе 29 формируется сигнал C3 = COY Cf открывающий, ) элемент И 16, через который сигналы об ошибках из блоков 11-14 контроля

30упаютнавыход23устройства

Блоки 11-14 контроля реализуют функ цию ошибки

ni3 г =Ч . 01=Я а;, а;

1, 2 1-1 ) где ц1 — значение 1 -го разряда регистра.

Далее осуществляется образование частичного произведения (a. +1) А.

Для этого в состоянии Cf сигнал С1= Cf с выхода 24 поступает в

40 табличныи умножитель 18. По этому сигналу блокировки на его выходе образуется адрес коммутатора, соответствующий пропуску через коммутатор на вход сумматора 1-кода мно45 жимого. При переходе программного блока управления в состояние С2 на выходе 30 образуется 1С4

= С Я v С 3 > С 7 ) по переднему фронту которого осуществляется запись информа50 ции с выхода коммутатора в регистр переносов сумматора. Далее в состоянии С2 на выходе 28 образуется сигнал YCF С2 поступающий в табличный умножитель 18 и образую55 щий на выходе блока адрес коммутатора, соответствующий пропуску через коммутатор множимого, сдвинутого влево на два разряда.

5 12002

При переходе программного блока управления в состояние C3(1) на выходе 31 образуется сигнал

_#_6 С 5 Ñ4 ° По сигналам JС4 и

У06 в состоянии С> осуществляется запись кода Ы „ А с выхода коммутатора в регистр переносов и запись кода множимого с регистра переносов в регистр суммы через полусумматор.

Далее в сумматоре осуществляется сложение содержимых регистра суммы и регистра переносов по правилам

"золотой" 1-системы счисления в соответствии с известным алгоритмом.

Все образовавшиеся при этом переносы из -ro в (i-2)-й разряд записываются в регистр переносов по сигналу

YCT - С4 на выходе 32 при переходе программного блока управления в состояние С4(1,4=1).

Сигналы записи PCS = 05 ° Г0 частично нормализованной промежуточной суммы формируются на выходе 33 программного блока 20 управления при

его переходе в состояние C5 . Сигнал об окончании нормализации 1-кода вырабатывается на выходе сумматора

19 и поступает на вход блока 20.

По этому сигналу программный блок управления снова переходит в состоя30 ние С4 для образования очередной промежуточной суммы и т.д. (Ч5 У 55 норм 2 М, норм см,) ° (5 -1 °

Процесс сложения 1-кодов в сум- З5 маторе 19 контролируется. Сигнал об ошибке сумматора поступает на выход 22 устройства. Процесс сложения промежуточных сумм с промежуточными переносами продолжается до тех пор, пока все промежуточные переносы не станут равны О, т.е. на выходе сумматора 19 вырабатывается сигнал

ni+ конца суммирования К д р (д 45 . .по которому завершается процесс формирования произведения (К, +1)> А.

Программный блок управления переходит в состояние C6(fz = k» х кто„ (Сг*О)), в котором на выходе

26 вырабатывается сигнал УС9 Сб, по которому произведение (g +1) A

1 записывается в регистр 4, а регистр суммы сумматораустанавливается внуль.55

Затем начинается процесс умножения множимого на тетрады разрядов множителя, начиная с млад80 б ших разрядов. Программный блок управления переходит в состояние

С?(4 ? = 1), в котором вырабатывается сигнал 1С4, и через коммутатор

17 в сумматор записывается соответствующее частичное произведение.

Управление коммутатором осуществляется с помощью табличного умножения 18, который в соответствии с анализируемой .тетрадой разрядов множителя и значением переноса из предыдущей тетрады формирует адрес требуемого канала коммутатора.

Функции табличного умножителя 18 иллюстрируются таблицей.

Каждое из 13 возможных значений тетрады преобразуется в трехразрядный адрес, по которому выбирается соответствующий канал коммутатора.

По сигналу на входе 27 в табличный умножитель записывается новое значение переноса. На выходах табличного умножителя формируются сигналы при выборе каналов с адресами 1 10 или 111 либо сигналы при выборе канала с адресом 1 11.

Если очередное частичное произведение имеет вид 0001 А, то на вход сумматора через коммутатор поступает содержимое регистра 9, равное 0010 А, со сдвигом на разряд вправо, причем старший освободившийся после сдвига разряд заполняется нулем и, кроме этого, к сумме добавляется корректирующий код вида 001. Для выполнения такой коррекции иа выходе 34 формируется управляющий сигнал JC10 = с? ° $11 6( программного блока.

Если очередное частичное произведение является обратным "золотовым" 1-кодом, то на выходе 35 блока 20 управления вырабатывается сигнал 4С11С? ()110) (111J). По этому сигналу при сложении 1-кодов в сумматоре в младший разряд промежуточной суммы прибавляется единица.

При нахождении программного блока управления в состоянии С7 фор-. мируется сигнал JC 12 = C?, по котоРому к счетчику тактов программного блоке

20 управления прибавляется единица.

Если содержимое счетчика тактов К +1 (о- )! 4 где п — разрядность множителя, то программный блок управления после завершения

7 1200280 работы сумматора переходит По свойству "золотых" 1-кодов при в состояние Св сдвиге дополнительного "золотого" (1„*(с уо) (с к. ) к,„к„, „1, 1-кода на четыре разряда в сторону

+ ам мОрМ младших разрядов освободившиеся после сдвига разряды заполняются коНа выходе 27 вырабатывается сиг-, дом вида нал 3 15 =С8 по которому осуществля-, Затем автомат управления перехоется сдвиг регистра множителя и дит в состояние С7 и начинается регистра суммы на четыре разряда умножение на новую тетраду разрядов в сторону младших разрядов и запись . 1О множителя(1 8, Т), нового значения переноса в табличный Если содержимое счетчика тактов умножитель 18. оказывается равным 3(+1, то программный блок управления из состояния

С5 переходит в состояние CO (f о

15 (С„- к 1),„К„,р„1, процесс умножения заканчивается и в сумматоре 19 находится "золотой" 1-код произведения.

В процессе умножения может оказаться, что в регистре суммы сумматора 19 при сдвиге будет находиться дополнительный "золотой" 1-код текущей суммы частичных произве= дений.

20 ормируемый дрес канала коммутатора

Эквивалентная

Анализируемая тетрада множителя

Перенос из предыдущей тетрады множителя еренос следуюую тетрад ножителя тетрада множителя

0000

000

0000

0001

0001

001

0010

0010

0101

0100

0f00

011

0101

0101

101

1000

1000

0 f 00

1001

0010

110,1010

0001

0000

001

000f

0100

01f

0010

101

0100

0101

0010

1000

110

000

1010

0000

1200280

1200280

Составитель Е.Захарченко

Редактор В.Петраш Техред М.Пароцай

Корректор И.Муска

Заказ 7868/54

Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

3 13035 Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4