Устройство для сопряжения

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1208558 (511 4 С 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOIVlV СВИДЕТЕЛЬСТВУ,/

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3776986/24-24 (22) 31.07,84 (46) 30.01.86. Бюл. Ф 4 (7!) Минский конструкторско-технологический экспериментальный институт автомобильной промьппленности (72) П.К.Сырель, И.Н.Сохина и С.А.Гороховик (53) 681.327.8(088.8) (56) Авторское свидетельство СССР !! 981402, кл. G 06 F 3/04, 1983.

Патент США Ф 4115856, кл. G 06 F 3/04, 1978. (54)(57) 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ, содержащее блоки ввода-вывода, входы группы, первый, второй и третий выходы, входы-выходы первой группы и первый вход которых являются соответственно входами группы, первым, вторым и третьим выходами, входами-выходами первой группы и первым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия устройства, в него введены мультиплексор, регистр, дешифратор, блок синхронизации, первый и второй шинные формирователи, входы-выходы первой группы которого соединены с входами-выходами второй группы блоков ввода-вывода, вторые входы которых соединены с соответствующими разрядами входов-выходов первой группы второго шинного формирователя, входы-выходы второй группы которого соединены с входами-выходами первой группы первого шинного формирователя, входы-выходы второй группы которого являются входамивыходами второй группы устройства, соответствующие разряды входов-выходов второй группы второго шинного формирователя соединены соответственно с первым входом мультиплексора и выходом дешифратора, первый вход которого соединен с входом первого шинного формирователя, первым входом регистра и первым выходом блока синхронизации, второй и третий выходы которого соединены соответственно с вторым и третьим вхо\ дами мультиплексора, выход которого соединен с вторым входом регистра, выход которого соединен с вторым входом дешифратора, первый и второй входы, входы-выходы первой группы, четвертый и пятый выходы блока синхронизации являются соответственно вторым и третьим входами, входами-выходами третьей группы, четвертйм и пятым выходами устройства, первый и второй входы второго. шинного формирователя соединены с первым и вторым входами блока синхронизации, входы-выходы второй группы которого соединены с входамивыходами третьей группы блоков ввода-вывода, третий и четвертый входы и вход-выход которых является соответственно четвертым и пятым входами и входом-выходом устройства.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок ввода †выво содержит триггер, регистр, узел синхронизации, узел контроля четности, шинный формирователь, входы-выходы первой группы которого являются входами-выходами второй группы блока, первый вход триггера является вторым входом блока, второй вход триггера соединен с первым входом узла контроля четности, третьим входом узла синхронизации, вторым входом шинного фор мирователя и является третьим входом блока, входы группы шинного формирователя соединены с входами группы узла контроля четности:.и регистра и являются входами группы блока, первый и второй выходы узла синхронизации и выход регистра являются соответственно четвертым, вторым и третьим выходами блока, третий вход триггера соединен с первым входом узла синхронизации и является первым входом блока, выход узла контроля четности соединен с вторым входом узла. синхронизации и является первым выхоцом блока, входы-выходы группы узла контроля четности являются входа— ми-выходами первой группы блока., выход триггера соединен с первым входом шинного формирователя, третьим входом синхронизации и первым входом регистра, второй вход которого соединен с пятым входом узла синхронизации и является четвертым входом блокa..

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок

-.инхронизации содержит первый и второй триггеры, элемент задержки, первый и второй одновибраторы, первый и второй элементы ИЛИ, шинный формирователь, первый, второй, третий, четвертый и пятый элементы И, первые входы четвертого и пятого э.пементов И являются первым входом бпока, второй вход четвертого элемента.И является вторым входом блока, первый и второй входы второго элемента ИЛИ являются соответственно четвертым и пятым входами бло208538 ка, третий вход первого триггера соединен с третьим входом первого элемента И и вместе с входами-выходами первой группы шинного формирователя являются входами-выходами второй группы блока, первый вход первого одновибратора, выходы первого элемента И и входы-выходы второй группы шинного формирователя являются входами-выходами перзой группы блока, выход четвертого элемента И соединен с вторым входом первого элемента И, вторым входом второго триггера, третьим входом первого триггера, вторым входом первого одновибратора и первым входом второго одновибратора, первый выход которого соединен с первым входом второго триггера, выход которого соединен с первыми входами первого элемента ИЛИ, первого и тре. тьего элементов И и является третьим выходом блока, первый выход первого триггера соединен с входом элемента задержки, выход которого

"оединен с вторым входом второго одновибратора, второй выход которого соединен с вторым входом третье-.

;о элемента И, выход которого является пятым выходом блока, первый выход первого одновибратора соединен первым входом первого триггера, второй выход которого соединен с вторыми входами второго элемента И первого элемента ИЛИ и является вторым выходом блока, второй выход первого одновибра;ора соединен с первым входом второго элемента И, выход которого является четвертым выходом блока, выход первого элемента ИЛИ является первым выходом блока, выход второго элемента ИЛИ соединен с вторым входом пятого элемента И, выход которого соединен входом шинного формирователя.

Изобретение относится к области вычислительной техники, предназначено для управления обменом информации в вычислительной системе и может быть использовано для сопряжения в системах управления техноло:. ическими процессами, автоматическими линиями, робото-техническими комплексами.

5 Целью изобретения является повышение быстродействия устройства.

12085

15

25

35

45

55

На фиг. 1 представлена структур-! ная схема устройства, на фиг. 2 структурная схема блока синхронизации.

Устройство для сопряжения содержит входы-выходы 1 адреса-данных, входы-выходы 2 управления, блоки 3 ввода-вывода, состоящие из шинного формирователя 4, регистра 5, узла 6 синхронизации, узла 7 контроля четности, триггера 8, мультиплексор 9, регистр 10, дешифратор 11, блок 12 синхронизации, первый 13 и второй

14 шинные формирователи, входы и выходы 15-19 блоков. Блок 12 синхронизации содержит первый — пятый элементы И 20-24, первый 25 и второй 26 одновибраторы, первый 27 и второй 28 триггеры, элемент 29 задержки, первый 30 и второй 31 элементы ИЛИ, шинный формирователь 32.

Устройство для сопряжения работает следующим образом.

Обмен информацией между управляющими процессором (не показан) и блоками 3 ввода-вывода осуществляется в асинхронном режиме. Цикл обмена информацией начинается с выдачи адреса.

Процессор вьщает сигнал "Вьща— ча адреса" и сигнал "Ввод-вывод", указывающий на то, что происходит обмен информацией между процессором и блоками 3 ввода-вывода, а на входы-выходы 1 (данных-адреса) — адрес. ное слово, которое через второй . шинный формирователь 13 поступает на. вход мультиплексора 9, Сигнал "Выдача адреса" поступает на вход элемента 23 И блока !2, на второй его вход подается сигнал

"Ввод-вывод". Выходной сигнал этого элемента снимает блокировку элемента 20 И, одновибраторов 25 и 26, и триггеров 27 и 28. Запуск одновибратора 25 осуществляется сигналом

"Синхронизация выдачи", который сопровождает адресное слово, выдаваемое процессором.

На выходе одновибратора 25 появляется импульс, который своим передним фронтом устанавливает триггер 27 в состояние "1". Сигнал с прямого выхода триггера 27 поступает на входы элемента 30 ИЛИ, элемента 21 и на вход мультиплексора

9 на третьем входе которого уже присутствует адресное слово. По сигналу ".Номер бчока" мультиплек58 4 сор 9 выбирает из адресного слова с 6 — го по 9-й разряды, указывающие номер выбираемого блока 3. Запись выбранной информации в регистр !

О производится сигналом, поступающим с выхода элемента 30 ИЛИ.

Этот же сигнал подается на вход шинного формирователя 13, который переводится в нейтральное высокоимпедансное состояние, деблокируя тем самым входы-выходы 1 (данныхадреса), и на вход дешифратора 11, разрешая дешифрацию информации, записанной в регистре 10. С выхода дешифратора 11 сигнал, несущий информацию о номере выбранного блока

3, через шинный формирователь 14 поступает на выбранный блок 3 ввода-вывода. Блоки 3 ввода-вывода подключаются таким образом, что каждый блок 3, имеющий определенный номер от 0 до 15 подключен к соответствующим входам-выходам, имеющим такой же номер. Этот сигнал заведен на вход триггера 15, а на другой его вход поступает сигнал

"Номер блока" с входов-выходов 2 (управления), на которые этот сигнал поступает с выхода элемента

21 И, причем задержка его относительно сигнала, поступившего на вход триггера 15, несущего информацию о номере блока, определяется длительностью блокирующего импульса, поступающего на вход элемента

2l с выхода одновибратора 25.

Таким образом, наличие в триггере 15 подключения этих двух сигналов производит его установку в состояние "1", а сигнал на его выходе выводит шинный формирователь 4 из отключенного состояния, давая тем самым разрешение на обмен информацией между процессором и выбранным блоком 3 ввода-вывода.

Далее сигнал с выхода триггера

15 подключения попадает на вход узла 6 синхронизации, снимая с него блокировку. На другом входе узла 6 синхронизации присутствует сигнал

"Номер блока" из входов †выход 2 (управления}. На выходе узла 6 формируется сигнал "Синхронизации приема", указывающий на то, что выбранный блок подключен. Триггер

27 переходит в исходное состояние.

При этом снимается блокировка с шинного формирователя 13, адресное слово поступает на вход мультиплекS 12 сора 9, блокируется элемент 21 И, снимается сигнал "Номер блока", а следовательно, и сигнал "Синхронизация приема". Выбор блока осуществлен.

Сигнал с выхода триггера 27 через элемент 29 задержки. запускает одновибратор 26, импульс на выходе которого своим передним фронтом устанавливает триггер 28 в единичное состояние. Далее сигнал с выхода триггера 28 поступает на входы элементов 30 ИЛИ, 22 И, 20 И и на вход мультиплексора 9, который выбирает из адресного слова с 3-ro по 5-й разряды, указывающие номер выбираемого модуля. В регистре 10 запись выбранной информации производится сигналом, поступающим с элемента

30 ИЛИ.

Как и в цикле выбора номера блока этот сигнал блокирует шинный формирователь 13 и разрешает дешифрацию информации, записанной в регистре 10, С выхода дешифратора 11 через шинный формирователь 14 сигнал с дешифрованным номером модуля поступает в выбранный блок 3 ввода-вывода на шинный формирователь 4. Далее сигнал поступает на вход регистра 5, на другом входе которого присутствует уже сигнал "Номер модуля" с выхода элемента 22 И. Причем задержка сигна ла "Номер модуля", поступившего «а вход регистра 5, относительно сигнал на его другом входе определяется длительностью блокирующего импульса, поступающего на вход элемента 22 И с выхода одновибратора 26. Одновременно этот же сигнал "Номер модуля" поступает и на вход узла 6 синхронизации. На выходе узла 6 формируется

08558 d сигнал "Синхронизация приема", указывающий на то, что модуль выбран, Этот сигнал подается в блок !2 на вход элемента 20 И, который выдает сигнал "Синхронизация приема", иэвешающий процессор о том, что выдача адреса закончена. Процессор снимает адресное слово и сигналы "Выдача адреса" и "Синхронизация выдачи".

Снятие сигнала "Выдача адреса" блокирует одновибраторы 25 и 26, триггеры 27 и 28 и элемент 20 И. При этом снимается сигнал "Номер модуля"

"Синхронизация приема" и блокируется шинный формирователь 13.

После окончания цикла выдачи адреса следует цикл записи ин формации. в выбранный модуль или цикл чтения информации из выбранно2() Го модуля °

В цикле запис« информация .сопровождается разрядом контроля по паритету, выдаваемым процессором. !epee шинный формирователь 4 ин25 формация поступает на вход узла 7 контроля на четность, проверяется на четность, сравнивается с контроль ным разрядом и в случае несовпаде-, ния узел 7 выдает сигнал "Сбой", который блокирует узел 6 синхронизации.

В цикле чтения информация, выдаваемая выбранным модулем процессору, дополняется узлом 7 контрольа 35 ным паРитетным РазРядом.

Таким образом, предлагаемое изобретение обеспечивает значительное повышение быстродействия за счет

".îãî, что шина данных-адреса всегда. находится под постоянной нагрузкой только одного выбранного блока ввода-вывода.! 208558

Ианап даннык- адреса 1

1208558

1иуаьтиплелсо/ щ Ч

8 иупьтиппекгоруЧ

// 0

Составитель Н.Максимов

Редактор Л. Веселовская Техред Т.Тулик

Корректор С.Шекмар

Заказ 289/58

Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4