Функциональный преобразователь

 

Изобретение относится к области автоматики и вычислительной техники, в частности к устройствам кусочйолинейной аппроксимации функций, и может быть использовано в составе аналого-цифровых вычислительных систем. Преобразователь содержит регистр аргумента, блок вычитания аргумента. генератор импульсов, реверсивный счетчик результата, сумматор-вычитатель ординат, блок деления, элемент задержки, реверсивный счетчик адреса, сумматор-вычитатель абсцисс, блок памяти узловых значений абсцисс и ординат , реверсивный счетчик аргумента , блок управления счетчиками, три формирователя импульсов, два сумматора по модулю два, четыре триггера, два элемента И, два элемента ИЛИ и два дешифратора нуля. Блок управления счетчиками состоит из-элемента И, RS-триггера, трех элементов НЕ и двух элементов И-НЛИ. Функциональный преобразователь расширяет функциональные возможности за счет преобразования знакопеременных во всех четырех квадрантах функций. 3 ил. ел 1 СЛ Од

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 G 06 F 15 353 (21) 3781966/24-24 (22) 16.08.84 (46) 15.02 ° 86. Бюл. 1(- 6 (72) А.С.Трахтенберг и С.Д.Корень (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 993271, кл. G 06 F 15/353, 1982.

Авторское свидетельство СССР

N9 1037272, кл. G 06 F 15/353, 1982. (54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к области автоматики и вычислительной техники, в частности к устройствам кусочнолинейной аппроксимации функций, и может быть использовано в составе аналого-цифровых вычислительных систем.

Преобразователь содержит регистр аргумента, блок вычитания аргумента, генератор импульсов, реверсивный счетчик результата, сумматор-вычитатель ординат, блок деления, элемент задержки, реверсивный счетчик адреса, сумматор-вычитатель абсцисс, блок памяти узловых значений абсцисс и ординат, реверсивный счетчик аргумента, блок управления счетчиками, три формирователя импульсов, два сумматора по модулю два, четыре триггера, два элемента И, два элемента ИЛИ и два дешифратора нуля. Блок управления счетчиками состоит из:элемента И, R8-триггера, трех элементов НЕ и двух элементов И-ИЛИ. Функциональный а преобразователь расширяет функциональные возможности за счет преобразования знакопеременных во всех четырех квадрантах функций. 3 ил.

1211

Изобретение относится к .автоматике и вычислительной технике, в частности к устройствам кусочно-линейной аппроксимации функций, и может быть использовано в составе аналого-циф- 5 ровых вычислительных систем.

Целью изобретения является расширение функциональных возможностей за счет преобразования знакопеременных функций во всех четырех квадран- 10 тах.

На фиг. 1 представлена блок-схема функционального преобразователя; на фиг.2 — функ 1иональная схема блока управления счетчиками; на фиг.3— несколько участков аппроксимации функции при различных знаках аргумента и ординаты. !

Функциональный преобразователь содержит регистр 1 аргумента, информационный вход 2 преобразователя, блок 3 вычитания аргумента, генератор 4 импульсов, первый элемент И 5, первый. управляемый делитель 6 частоты, реверсивный счетчик 7 результата, сумматор-вычитатель 8 ординат, содержащий выход 9 знака и выход 10 обнуления, блок 11 деления, элемент

12 задержки, вход 13 знака полярнос30 ти аргумента, реверсивный счетчик

14. адреса, выход 15 кода сумматора-вычитателя 8 ординат, сумматор-вычитатель 16 абсцисс, блоки 17 и 18 памяти узловых значений абсцисс и ординат соответственно, реверсивный счетчик 19 аргумента, выход 20 знака разности блока 3 вычитания аргумента, второй управляемый делитель 21 частоты, выход 22 обнуления блока

3 вычитания аргумента, первый элемент ИЛИ 23, первый дешифратор 24 нуля, второй триггер 25, первый сумматор 26 по модулю два, второй дешифратор 27 нуля, четвертый триггер

28, второй сумматор 29 по модулю два, 45 блок 30 управления счетчиками, первый формирователь 31 импульсов, тре- . тий элемент И 32, второй формирователь 33 импульсов, второй элемент И

З4, второй элемент ИЛИ 35, третий триггер 36, выход 37 четвертого триггера 28, выход 38 второго сумматора

29 по модулю два, первый триггер 39, первый 40 и второй 41 выходы блока

30, третий формирователь 42 импульсов и третий элемент ИЛИ 43.

Блок 30 управления счетчиками содержит третий элемент И-ИЛИ 44, 756 1

Кб-триггер 45, второй, первый и третий элементы НЕ 46-48, первый и второй элементы И-ИЛИ 49 и 50.

Преобразователь работает следующим образом.

В блоки 17 и 18 памяти заносятся коды и знаки полярности узловых точек абсцисс и ординат функции преобразования 5(;), причем знаку положительной полярности соответствует нулевой код знакового разряда, а отрицательной — единичный.

По выходному коду реверсивного счетчика 14 адреса, разрядность которого определяется количеством участков аппроксимации, находятся коды ординаты и абсциссы соответствующего значения функции преобразования.Сумматоры-вычитатели 8 и 16 определяют результат кодов между поступившими и предыдущими значениями ординат и абсцисс соответственно.

С помощью блока 11 деления и управляемого делителя 6 частоты автоматически устанавливается коэффициент наклона интерполирующих отрезков, причем коэффициент передачи делителя 6 частоты на каждом интервале аппроксимации пропорционален отношению

У -У17

Х1 Х1 .7

1 где у;, и ц; — предыдущее и поступив- шее значения ординат;

Х;, и х; — предыдущее и поступившее значения абсцисс.

С помощью блока 3 вычитания определяется момент остановки воспроизведения функции по совпадению кода поступившего аргумента с выхода регистра 1 аргумента и кода с выхода реверсивного счетчика 19 аргумента.

Управляемый делитель 21 частоты управляет частотой импульсов, поступающих на счетный вход счетчика 19, в соответствии с разностью кодов между поступившей х; и предыдущей Х;, абсциссами.

Состояние триггеров 25 и 28 знака кода ординат и абсцисс определяет область нахождения текущего кода ординат и абсциссы. При этом нулевой код на выходе триггера 25 соответствует положительной ординате, а единичный — отрицательной. Аналогично

1211756

55 состояние триггера 28 определяет область нахождения абсциссы.

Управление реверсом счетчиков .14 и 19 осуществляется с выходов 40 и 41 блока 30 в соответствии с состоянием сигналов на его входах.управление реверсом счетчика 7 результата осуществляется триггером 39 в зависимости от состояния сумматора .26 по модулю два и сигнала знака кодов ординат с выхода 9 сумматора-вы-. читателя 8. При этом нулевые коды на выходах 40 и 41 блока 30 соответствуют режиму суммирования счетчиков 19 и 14, а единичные — режиму вычитания °

С помощью элемента ИЛИ 35 и триггера 36 осуществляется запись в счетчики 7 и 19 кодов ординаты и абсциссы первой узловой точки в момент приема первого значения аргумента в регистр 1, что позволяет преобразовывать функции, начинающиеся не с нулевого значения.

Рассмотрим работу функционального преобразователя в соответствии с фиг.3.

В исходном состоянии реверсивные счетчики 7, 14 и 19, регистр 1 аргумента, триггеры 25, 28, 36, 39 и

45 обнулены. По нулевому коду счетчика 14 адреса из нулевых ячеек блоков 17 и 18 памяти извлекаются коды и знаки полярности абсциссы х и ординаты 11, первой узловой точки функции преобразования f (ц ). При этом знаки полярности абсциссы Х, и ординаты ц записываются соответственно в о триггеры 28 и 25 по разрешающему сигналу с выхода дешифраторов 27 и

24 нуля.

На выходе 22 блока 3 присутствует сигнал сравнения, который поступает через элемент ИЛИ 23 на вход элемента И 5, закрывая его, и на вход стробирования регистра 1, разрешая прием кода и знака полярности первого значения аргумента X „ . При поступлении в регистр 1 аргумента к„ триггер 36 переводится в единичное состояние, а на выходе 22 блока 3 формируется задний фронт сигнала сравнения, задержанный на время установки кода и знака реверса счетчиков 7 и 19. По фронту сигнала с выхода триггера 36 разрешается запись в счетчики 7 и 19 кодов ординаты а и абсциссы х из о блоков 18 и 17 памяти соответственно.

Таким образом на выходе 10 суммато5

1О

4 ра-вычитателя 8 формируется импульсный сигнал сравнения, длительность которого определяется временем, необходимым для установки коэффициентов деления делителей 6 и 21 частоты.

Сигнал сравнения с выхода 10 сумматора-вычитателя 8 подтверждает через элемент ИЛИ 23 закрытое состояние элемента И 5.

Формирование знаков управления реверсом счетчиков 7, 14 и 19 производится следующим образом.

Управление реверсом счетчика 14 осуществляется с выхода 41 блока 30.

На выходе 38 сумматора 29 по модулю два формируется нулевой код за счет совпадения знаков аргумента х„ и абсциссы x . На выходе 20 блока 3 формируется единичный код, соответствующий разности кодов x — x,. На входах

И элемента И-ИЛИ 49 происходит совпадение сигналов с выхода 37 триггера

28, выхода 20 блока 3 и выхода элемента НЕ. 48, в результате чего триггер 45 обнуляется. Таким образом счетчик 14 устанавливается в режим суммирования.

Управление реверсом счетчика 19 осуществляется с выхода 40 блока 30 °

По совпадению сигналов на входах элемента И-ИЛИ 44 на выходе 40 блока 30 формируется единичный сигнал, и счетчик 19 устанавливается в режим вычитания.

По переднему фронту сигнала сравнения с выхода 1О сумматора-вычитателя 8, задержанному элементом 12 задержки на время установки знака реверса, состояние реверсивного счетчика 14 изменяется на единицу. При этом из блоков 17 и 18 памяти извлекаются коды и знаки полярности абсциссы х, и ординаты у первого участка аппроксимации, сумматоры-вычитатели 8 16 вычисляют разности кодов

У, — У, и х, — х, соответственно. По сигналу сравнения с выхода 10 сумматора-вычитателя 8 в блоке 11 деления вычисляется код управляющий коэффициентом передачи делителя 6 частоты,,а в делителе 21 частоты устанавливается коэффициент передачи, соответствующий разности кодов x, — x с выхода сумматора-вычитателя 16.

1211

2р

При достижении счетчиком 7 кода ординаты 1, на выходе 10 сумматоравычитателя 8 формируется передний фронт сигнала сравнения по которому элемент И 5 закрывается. В связи с тем, что состояние сигналов на выходе 20 блока 3, на выходе 38 сумматора 29 и на выходе 37 триггера 28 не изменились, знаки реверса счетчиков

14 и 19 остаются прежними и формирователь 42 импульсов не срабатывает.

Таким образом, состояние счетчика 14 адреса, задержанное элементом 12 задержки, по переднему фронту импульса с выхода 10 сумматора-вычитателя

8 изменяется на единицу, и из блоков

17 и 18 памяти извлекаются коды и знаки полярности абсциссы х и ордиг наты и следующей узловой точки. По г изменению состояния на выходе знака полярности блока 18 срабатывает формирователь 31 импульсов и переводит сумматор-вычитатель 8 на время вычисления коэффициента деления делителя частоты 6 в режим суммирования. В сумматоре-вычитателя 16 вычисляется разность кодов х — х,, которая заУправление реверсом счетчика 7 осуществляется с выхода триггера 39, на информационный вход которого поступает нулевой код с выхода 9 сумматора-вычитателя 8, соответствующий разности кодов, —, . Таким образом, по нулевому сигналу на входе синхронизации, поступающему с выхода сумматора 26 по модулю два, триггер

39 устанавливается в нулевое состоя- 1ð ние, переводя счетчик 7 в режим суммирования.

После поступления на вход сумматора-вычитателя 8 кода ординаты пер; вого участка аппроксимации, на выходе 10 сумматора-вычитателя 8 вырабатывается задний фронт сигнала сравнения, задержанный на время, необходимое для установки коэффициентов передачи делителей 6 и 21 частоты.

По заднему фронту сигнала сравнения открывается элемент И 5, и импульсы с выхода генератора 4 поступают на счетные входы счетчиков 7 и 19. Начинается ступенчато-линейная интерполяция функции на первом участке аппроксимации, причем частота импульсов на счетных входах счетчиков

7 и 19 частоты определяется коэффициентами деления делителей 6 и 21 3р частоты соответственно.

756

h носится в делитель 21 частоты, а блок

11. деления вычисляет код !

У+U<

Мг + х1 7 который заносится в делитель 6 частоты.

По единичному коду с выхода знака полярности блока 18 сумматор 26 по модулю два устанавливается в единичное состояние.. Таким образом, триггер 39 по установочному входу переведен в единичное состояние и счетчик 7 работает в режиме вычитания. По заднему фронту сигнала сравнения с выхода 10 сумматора-вычитателя 8, задержанному на время установки коэффициентов деления делитеI лей 6 и 21 частоты, открывается элемент И 5 и начинается воспроизведение второго участка аппроксимации. По достижении счетчиком 7 нулевого кода на вход синхронизации триггера 25 с выхода дешифратора 24 поступает сигнал, по которому в триггер 25 заносится единичный код. При этом на выходе сумматора 26 устанавливается нулевой код, по которому разрешается запись в триггер 39 знака кода разности с выхода 9 сумматора-вычитателя 8. Таким образом, на выходе триггера 39 устанавливается нулевой сигнал, и счетчик 7 начинает работать в режиме суммирования. По достижении счетчиком 7 кода узловой точки, заканчивается воспроизведение второго участка аппроксимации, и на выходе 10 сумматора-вычитателя

8 формируется очередной импульсной сигнал сравнения. Воспроизведение последующих участков аппроксимации происходит аналогичным образом.

При достижении счетчиком 7 кода ординаты 1 на выходе 10 сумматоравычитателя 8 формируется очередной передний фронт сигнала сравнения, по которому закрывается элемент И 5.

Состояния сигналов на входах блока

30 остаются прежними, а следовательно не изменяются знаки реверса счетчиков 14 и 19, и счетчик 14 адреса по переднему фронту сигнала сравнения переходит в следующее состояние.

Из блоков 17 и 18 памяти извлекаются коды и знаки полярности абсциссы

Х,„„и ординаты Ч,„,< . По изменению состояния на выходах знака полярности блоков 17 и 18 срабатывают форми1211756

Ут+9m+1

Х„, +х, +

15 определяющий коэффициент передачи делителя 6 частоты.

Знак полярности ординаты „„ ус Л 1 танавливается в единичное состояние сумматор 26 по модулю два, а он в свою очередь переводит в единичное состояние триггер 39. Таким образом, счетчик 7 работает в режиме вычитания.

По заднему фронту сигнала сравнения с выхода 10 сумматора-вычитателя 8, задержанному на время установки коэффициентов деления делителей 6 и 21.частоты, открывается элемент И 5 и начинается воспроизведение функции на данном участке аппроксимации.

При достижении счетчиком 19 кода аргумента х„ на выходе 22 блока 3 формируется передний. фронт сигнала сравнения, закрывающий элемент И 5, и разрешающий прием в регистр 1 кода и знака полярности очередного аргумента Х„+, . Нулевой код знака полярности аргумента х „,, изменяет с нулевого на единичный выходной код сумматора 29 по модулю два. В блоке

30 осуществляется формирование знаков управления реверсом счетчиков .14 и 19. На входах элемента И-ИЛИ 49 происходит совпадение сигналов с выхода 37 триггера 28 и выхода 38 сум- . матора 29, подтверждая нулевое состояние триггера 45, и следовательно, режим суммирования счетчика 14. По единичному коду с выхода 38 сумматора 29, поступающему на входы второго элемента И элемента И-ИЛИ 44, в счетчике 19 подтверждается режим вычитания. Реверс счетчика 7 остает- ся прежним.По заднему фронту сигнала сравнения с выхода 22 блока 3, эадер жанному на время установки знаков реверса счетчиков 7, 14 и 19, открыва20 рователи 33 и 31 импульсов и сумматоры-вычитатели 16 и 8 соответственно переходят на время вычисления коэф— фициентов деления в режим суммирова5 ния .

В сумматоре-вычитателе 16 вычисляется сумма кодов х > x определяm+q ющая коэффициент передачи делителя

21 частоты, а в блоке 11 деления код 1О ется элемент И 5 и продолжается вос- . произведение функции на данном участке аппроксимации.

При достижении счетчиком 7 нулевого кода в триггер 25 записывается нулевой код знака полярности ординаты ц,,„, что поиводит к установке на выходе сумматора 26 по модулю два нулевого кода и, соответственно, записи в триггер 39 нулевого кода с выхода 9 сумматора-вычитателя 8. Таким образом, счетчик 7 начинает работать в режиме суммирования.

При достижении счетчиком 19 нулевого кода в триггер 28 записывается нулевой код знака полярности абсциссы x +,, что приводит к установке на выходе сумматора 29 по модулю два нулевого кода. Наличие нулевого кода на выходе 20 блока 3 приводит к установке на выходе 40 блока 30 нулевого сигнала, и счетчик 19 начинает работать в режиме суммирования.

При достижении счетчиком 19 кода аргумента x „„ на выходе 22 блока 3 формируется передний фронт сигнала сравнения, закрывающий элемент И 5 и разрешающий прием в регистр 1 кода и знака полярности очередного аргумента x „,z . На выходе 20 блока

3 формируется знак разности кодов х„„-х „„, по которому в блоке 30 устанавливаются знаки управления реверсом счетчиков 14 и 19. При этом на входах элемента И-ИЛИ 44 происходит совпадение сигналов и счетчик

19 устанавливается в режим вычитания. На входах элемента И-ИЛИ 50 происходит совпадение сигналов, и триггер 45 устанавливается в единичное состояние, переводя счетчик 14 в режим вычитания. Изменение состояния на выходе 41 блока 30 приводит к срабатыванию формирователя 42 импульсов, выходом соединенного со счетным входом счетчика 14 адреса.

Таким образом, из блока 17 и 18 памяти извлекаются коды и знаки полярности абсциссы х и ординаты цщ . По единичному коду знака полярности ор динаты у на выходе сумматора 26 устанавливается единичный код, и соответственно триггер 39 переходит в единичное состояние, а счетчик 7 — в режим вычитания.

По заднему фронту сигнала сравнения с выхода 22 блока 3, задержан1211 ного на время установки знаков реверса счетчиков, открывается элемент И 5 и начинается отработка поступившего аргумента Х „, . По достижении счетчиком 19 кода аргумента x,„ на выходе 22 блока 3 формируется передний фронт очередного сигнала сравнения, закрывающий элемент И 5 и разрешающий прием в регистр 1 кода и знака полярности очередного аргумента X » > . 19

В соответствии со знаком полярности аргумента X „, на выходе сумматора

29 по модулю два появляется единичный сигнал, который через элемент И-ИЛИ 44 подтверждает режим 15 вычитания счетчика 19. Совпадение сигналов на входах элемента И-HIIH 50 с выхода 38 сумматора 29 и выхода элемента НЕ 46 подтверждает единичное состояние триггера 45 и соответ- 20 ственно режим вычитания. счетчика 14.

По заднему фронту сигнала сравнения с выхода 22 блока 3 открывается элемент И 5 и начинается отработка по-. ступившего аргумента к «+ 25

При достижении счетчиком 19 нулевого кода в триггер 28 записывается единичный код знака полярности абсциссы х . Это приводит к установке на выходе сумматора 29 нулевого кода и отсутствию совпадения сигналов на входах элемента И-ИПИ 44. Таким образом счетчик 19 начинает работать в режиме суммирования. Совпадение сигналов на входах элемента И-HJIH 50 подтверждает единичное состояние триггера 45 и режим вычитания счетчи- . ка 14.

При достижении счетчиком 7 нулевого кода в триггер 25 записывается единичный код знака полярности ординаты ц, и на выходе сумматора 26 устанавливается нулевои код. В триггер 39 записывается нулевой код с выхода 9 сумматора-вычитателя 8, и счетчик 7 начинает работать в режиме суммирования.

При достижении счетчиком 7 кода ординаты Lj на выходе 10 сумматоравычитателя 8 формируется передний

50 фронт сигнала сравнения, по которому закрывается элемент И 5..Состояние сигналов на входах блока 30 остаются прежними, а следовательно не изменяются знаки реверса счетчиков 14 и 19, и счетчик 14 адреса по переднему фронту сигнала сравнения переходит в следующее состояние. Из бло10

756 ков 17 и 18 памяти извлекаются коды и знаки полярности абсциссы x, и ординаты, . В делителе 6 и 21 частоты заносятся соответствующие коэффициенты деления на данном, участке аппроксимации. По заднему фронту сигнала сравнения с выхода

10 сумматора-вычитателя 8 открывается элемент И 5 и продолжается отработка аргумента x „» . На последующих участках аппроксимации устройство работает аналогично.

Таким образом, в предлагаемом функциональном преобразователе по сравнению с известным устройством расширяется класс воспроизводимых функций за счет ступенчато-линейной интерполяции функций в зависимости от кода и знака полярности поступившего аргумента, а также осуществляется воспроизведение функций, начинающихся с произвольного значения.

Формула изобретения

Функциональный преобразователь, содержащий генератор импульсов, первый и второй управляемые делители частоты, реверсивный счетчик аргумента, реверсивный счетчик результата, реверсивный счетчик адреса, блок памяти узловых точек ординат, блок памяти узловых точек абсцисс, блок деления, блок вычитания аргумента, регистр аргумента, первый элемент И, элемент задержки и первый элемент. ИЛИ, причем выход генератора импульсов соединен с первым входом первого элемента И, выход которого подключен к информационным вхоцам первого и второго управляемых делителей частоты, выходы которых соединены соответственно с счетными входами реверсивных счетчиков результата и аргумента, информационный вход преобразователя соединен с информационным входом регистра аргумента, выход которого подключен к входу уменьшаемого блока вычитания аргумента, выход признака нуля которого соединен с первым входом первого элемента ИЛИ, выход которого подключен к второму входу первого элемента И, выход реверсивного счетчика адреса соединен с адресными входами блоков памяти узловых точек абсцисс и ординат, выход блока деления подключен к управляющему входу первого управляемо1211756

12 го л» штеля часT()òû, информационный выход реверсивного счетчика результатов соелинен с выходом преобразователя, выход реверсивного счетчика аргумента подключен к входу вычитаемого блока вычитания аргумента, о т и и ч а ю шийся тем, что, с целью расширения функциональных возможностей за счет преобразования знакопеременных функций во всех четырех квадрантах, в него введены сумматоры-вычитатели абсцисс и ординат, два сумматора по модулю два, блок управления счетчиками, два дешифратора нуля, четыре триггера, второй и третий элементы ИЛИ, три формирователя импульсов и второй и третий элементы И, причем выход блока памяти узловых точек ординат соединен с первым информационнь1м входом сумматора-вычитателя ординат и установочным входом реверсивного счетчика результата, выход которого соединен с входом первого дешифратора нуля и вторым информационным входом сумматора-вычитателя ординат, выход признака нуля которого соединен со стробирующим входом блока деления, первыми входами второго и третьего элементов И, вторым входом первого элемента ИЛИ, входом элемента задержки и разрешающим входом второго управляемого делителя частоты, управляющий вход которого соединен с информационным выходом сумматора-вычитателя абсцисс и входом делителя блока деления, вход делимого которого подключен к информационному выходу сумматора-вычитателя ординат, выход знака кода которого соединен с информационным входом первого триггера, входы синхронизации и установки которого подключены к выходу первого сумматора по модулю два, первый вход которого соединен с выходом второго триггера, вход синхронизации которого подключен к выходу первого дешифратора нуля, выход разряда знака полярности блока памяти узловых точек ординат соединен с информационным входом второго триггера, вторым входом первого сумматора по модулю два и входом первого формирователя импульсов, выход которого подключен к второму входу третьего элемента И, выход которого соединен с управляющим входом сумматора-вычитателя ординат, выходы разряда регистра аргумента подключены к входам второго

1О

l5

25

35

45

55 элемента ИЛИ, выход которого подключен к входу установки третьего триггера, выход которого соединен с входами разрешения записи реверсивных счетчиков аргумента и результата, выход первого триггера подключен к управляющему входу реверсивного счетчика результата, выход знакового разряда блока вычитания аргумента соединен с первым входом направления счета блока управления счетчиками, первый выход которого подключен к управляющему входу реверсивного счетчика аргумента, выход которого соединен с первым входом сумматоравычитателя абсцисс и входом второго дешифратора нуля, выход которого подключен к входу синхронизации четвертого триггера, выход которого соединен с первым входом второго сумматора по модулю два и вторым входом напряжения счета блока управления счетчиком, второй выход которого подключен к управляющему входу реверсивного счетчика адреса и через третий формирователь импульсов к первому входу третьего элемента ИЛИ, выход элемента задержки соединен с вторым входом третьего эпемента ИЛИ, выход которого подключен к счетному входу реверсивного счетчика адреса, выход обнуления блока вычитания аргумента соединен с входом стробирования регистра аргумента, вход знака полярности аргумента которого соединен с информационным входом преобразователя, а выход знака соединен с вторым входом второго сумматора по модулю два, выход которого соединен с третьим входом направления счета блока управления счетчиками, выход разряда знака полярности блока памяти узловых точек абсцисс соединен с информационным входом четвертого триггера и входом второго формирователя импульсов, выход которого подключен к второму входу второго элемента И, выход которого соединен с управляющим входом сумматора-вычита теля абсцисс, второй информационный вход которого. соединен с информационным выходом блока памяти узловых точек абсцисс и информационным входом реверсивного счетчика аргумента, причем блок управления счетчиками содержит три элемента НЕ, три элемента И-ИЛИ и RS -триггер, первый вход направления счета блока управления счетчиками соединен с входом первого

1211756

l4 элемента НЕ и с первыми входами первых групп первого, второго и третьее го элементов И-HJIH инверсный выход первого элемента ИЕ соединен с первыми входами вторых групп первого и второго элементов И-ИЛИ, второй вход направления счета блока управления счетчиками соединен с входом второго элемента НЕ, вторым входом. первой группы первого элемента И-ИЛИ, первым входом третьей группы первого элемента И-ИЛИ,. вторым входом второй группы второго элемента И-ИЛИ, инверсный выход второго элемента НЕ соединен со вторыми входами второй группы первого элемента И-ИЛИ, первой и третьей групп второго элемента И-ИЛИ, третий вход направления счета блока управления счетчиками соединен с входом третьего элемента НЕ, с вторыми входами третьих групп первого и второго элемен5 тов И-ИЛИ и с первым и вторым входами второй группы третьего элемента И-ИЛИ, инверсный выход третьего элемента НЕ соединен с третьими- входами первой и второй групп первого

ip и второго элементов И-ИЛИ и вторым входом первой группы третьего элемента И-ИЛИ, выходы первого и второго, элементов И-ИЛИ соединены соответственно с входами сброса и установки RS -триггера, выход которого сое15 -динен с вторым выходом блока управления счетчиками, первый выход которого соединен с выходом третьего элемента И-ИЛИ.

1211756

12 11756

Фиг. 3

Составитель А.Шуляпов

Редактор Т.Парфенова Техред А.Бабинец Корректор Л.Патай

Заказ 642/54 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãîðoä, ул.Проектная, 4