Многоканальный статистический анализатор

 

Изобретение относится к вычислительной и измерительной технике и может быть использовано для анализа случайных процессов. Целью изобретения является повышение точности вычисления;оценок корреляционной функции и расширение функциональных возможностей за счет определения оценки математического и условного математического ожиданий. В анализатор введены третий и четвертый коммутаторы, блок фиксации среднего значения модуля и в каждый вычислительный блок - преобразователь кода, сумматор- .и регистр памяти. Анализатор позволяет измерять , кроме одномерных, и двумерные законы распределения, а также математическое и условное математичес кое ожидания, кроме того, определение корреляционных функций производится по методу значение - знак, что дает более высокую точность вычисления. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК цд а G06 F 15/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ), К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3719422/24-24 (22) 28.12,83 (46) 28.02.86. Бюл. В 8 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.А.Телековец, N.Н.Прасолов и А.В.Любарский (53) б81.3 (088.8) (56) Авторское свидетельство СССР

У 364944, кл. G06 F 15/36, 1972.

Авторское свидетельство СССР

-.9 732890, кл. G 06 F 15/36, 1980.

Авторское свидетельство СССР

У 959092, кл. G 06 F 15/36, 1981. (54) МНОГОКАНАЛЬНЫЙ СТАТИСТИЧЕСКИЙ

АНАЛИЗАТОР (57) Изобретение относится к вычислительной и измерительной технике и может бьггь использовано для анализа случайных процессов. Целью,.SU„„1215119 А изобретения является повышение точности вычисления; оценок корреляционной функции и расширение функциональных возможностей за счет определения оценки математического и условного математического ожиданий.

В анализатор введены третий и четвертый коммутаторы, блок фиксации среднего значения модуля и в каждый вычислительный блок — преобразователь кода, сумматор,и регистр памяти. Анализатор .позволяет измерять, кроме одномерных, и двумерные законы распределения, а также математическое и условное математическое ожидания, кроме того, определение корреляционных функций производится по методу значение - знак, что дает более высокую точность вычисления. 4 ил.

1215119

Изобретение относится к вычислительной и измерительной технике и может быть использовано для анализа случайных процессов .

Целью изобретения является повы- а шение точности вычисления оценок корреляционных функций и увеличение

Функциональных воэможностей анализатора.

На фиг. 1 изображена структурная схема многоканального статистического анализатора; на фиг. 2— функциональная схема блока управления;.на фиг. 3 - временная диаграм.ма работы формирователя импульсов; .на фиг, 4 — функциональная схема матричного дешифратора.

Первый и второй входы 1 и 2 анализатора являются входами соответст" венно первого и второго аналогоцифровых преобразователей 3 и 4, управляющие входы которых соединены с первым выходом 5 блока 6 управления..Выход первого аналого-цифрового преобразователя 3 1йодключен к первому входу третьего коммутатора 7 и к первому входу цифрового дискриминатора 8, выход которого соединен с информационным входом регистра 9 сдвига, соединенного по выходу с информационным входом первого коммутатора 10, управляющий:: вход которого соединен с третьим выходом 11 блока 6 управления. Второй вход цифрового дискриминатора 8 подключен к выходу второго коммутатора 12, первый вход которого соединен с выходом генератора 13 псевдослучайных чисел, а второй вход подключен к выходу счетчика 14, счетный вход которого соединен г вторым выходом 15 блока 6 управления. Выход второго аналого-цифрового преобразователя 4 соединен с первым входом четвертого коммутатора 16, с первым входом коммутатора 17 сигнала управления элементов памяти и с вторым входом третьего коммутатора 7, третий вход которого соединен с выходом первого коммутатора 10 и с пеурвым информационным входом входного коммутатора 18 первого из К вычис лительных блоков 19. Выход входного коммутатора 18 соединен с информационным входом регистра 20 задержки и с управлякяцим входом преобразователя 21 кода, а выход регистра

20 задержки i -го,(1 1,.2, ..., К) 5

55 вычислительного блока 19 соединен с вторым информационным входом входного коммутатора 18 j --го вычисли .. тельного блока и с первым информационным входом входного коммутатора 18 (i +1) -го вычислительного блока 19; q . Управляющие входы входных коммутаторов 18 вычислительных блоков 19 соединены с управляющими входами регистра 9 сдвига, накапливающего сумматора 22 и с четвертым выходом 23 блока 6 управления, пятый выход 24 которого соединен с входами синхронизации регистров 20 задержки К вычислительных блоков 19, содержащих регистр 25 памяти. Выход четвертого коммутатора 16 соединен с входом адреса элементов 26 памяти вычислительных блоков 19, вход записи которых подключен к шестому выходу 27 блока 6 управления, восьмой выход 28 которого соединен с вторым входом коммутатора 17 сигнала управления элементов памяти, третий вход которого соединен с вторым входом четвертого коммутатора 16 н с седьмым выходом

29 блока 6 управления, девятый и десятый выходы 30 и 31 которого подключены к входам соответственно синхронизации и сброса регистров 25 памяти К вычислительных блоков 19.

Выходы регистра 25 памяти.подключены к информационным входам элемента 26 памяти, выходы которого соединены с вторыми входами сумматора 32, первые входы которого соединены с выходами преобразователя 21 кода, а выходы подключены к информационным входам регистра 25 памяти. Выход третьего коммутатора 7 соединен с информационными входами преобразователей 21 кода К вычислительных блоков 19 и коммутатора 22, выход которого подключен к входу 33 блока 6 управления. Выходы коммутатора 17 с первого по К-й соединены с входами обращения элементов 25 памяти вычислительных блоков 19 соответст венно с первого по К -й.

Вход формирователя 34 импульсов блока 6 управления (фиг. 2) соединен с выходом генератора 35 импульсов, а первый выход является восьмым выходом 28 блока 6 управления, соединен со счетным входом счетчика 36 адреса и с входом делителя 37 частоты, выход которого подключен

1215119 к входу установки единицы триггера 38 циклов. Второй выход формирователя 34 импульсов является девятым выходом блока 6 управления и соединен с вторым входом первого элемента И 39, а третий выход формирователя 34 соединен с вторыми входами второго и третьего элемен тов И 40 и 41. Первые входы элементов И 39-41 подключены к прямому выходу триггера 38 циклов, инверсный выход которого соединен с входом установки нуля счетчика 36 адреса. Разрядные выходы счетчика 36 адреса являются седьмым выходом блока 6 управления и подключены к вхо-; дам элемента И-НЕ 42 и к входам элемента ИЛИ-HE 43, выход которого соединен с третьим входом второго элемента И 39 и является четвертым выходом 23 блока б. Выход старшего разряда счетчика 36 адреса соединен с входом установки нуля триггера 38 циклов, с входом установки единицы триггера 44 сброса (памяти) и со счетным входом счетчика 45 вывода, старший разряд которого соединен с входами установки нуля триггера 46 вывода и триггера 44 сброса, со

I счетным входом счетчика 47 задержки и является вторым выходом блока

6, вход 33 которого является входом установки единицы триггера 46 вывода, инверсный выход которого подключен к третьему входу третьего элемента И 4 1 и к входу установки нуля счетчика 45 вывода. Выходы первого, второго и третьего элементов И 39-41 являются соответственно пятым 24, первым 5 и шестым 27 выходами блока 6, третий выход Il которого является выходом счетчика 47 задержки. Десятый выход 31 блока 6 управления является инверсным выходом триггера 44 сброса, а выход элемента И-НЕ 42 подключен к третьему входу первого элемента И 39.

Работа блока 6 управления (фиг.2) заключается в формировании импульсов, задающих режим работы всего анализатора. Генератор 35 импульсов генерирует прямоугольные импульсы, из которых формирователь 34 выраба-тывает импульс обращения (W) и два сдвинутых во временй импульса

Т1 и Т 2 (фиг.З) .Импульсы обращения подаются на восьмой выход 28 блока 6

/ на входы обращения элементов 26 памяти через коммутатор 17), на счетный вход счетчика 36 адреса и через делитель 37 частоты на вход установки единицы триггера 38 цик5 лов ° Делитель 37 частоты связан с переключателем (не показан) и задает длительность дискретного шага задержки ht .

В каждом цикле работы анализатора триггер 38 циклов устанавливается в единичное состояние импульсов с выхода делителя 37 частоты. Каждый цикл содержит н тактов (vn — число разрядов регистра 20 сдвига). В первом такте каждого цикла работы (нулевое состояние счетчика 36 адреса) с выхода элемента ИЛИ-НЕ 43 подается разрешающий потенциал на третий вход элемента И 40 и на

20 четвертый выход 23 блока 6(импульс сдвига регистра 9, импульс записи сумматора 22 и импульс управления входных коммутаторов 18 вычислительных блоков 19) . Импульс Т1 с второго выхода формирователя 34 подается на девятый выход 30 блока 6 (импульс записи регистров 25 памяти вычислительных блоков 19) и через элемент

И 39 на пятый выход 24 (импульс сдви30 ra регистров 20 задержки вычисли, тельньтх блоков 19) . Прохождение импульсов Т1 на выход 24 блока 6 запрещается триггером 38 цикла и сигналом с выхода элемента И-НЕ 42, 3g соответствующим 111 в му такту работы устройства (единичное состояние счетчика 36 адреса, т.е. на регистр

20 сдвига подается (n -1) импульсов сдвига в каждом цикле.

40 На выход 5 блока 6 в первом такте (разрешающий потенциал с выхода элемента ИЛИ-НЕ 43) в каждом цикле работы подается импульс Т2 (имн сы запуска аналого-цифровых преобра45 зователей 3 и 4) .

В каждом такте цикла на выходы

27 и 29 блока 6 выдаются соответственно импульс Т2 (импульс записи информации в элементы 26 памяти)

gp через, элемент И 41 и адрес j --й (j =0,1,,m -1) ячейки памяти (элементов памяти 26J с выходов счетчика 36 адреса, сигнал с выхода старmего разряда которого сбрасывает триггер 38 циклов в нулевое состояние, который, в свою очередь, устанавливает в нулевое состояние счетчик 36 адреса и запрещает нрохож1215119

Анализатор работает в нескольких 50 режимах измерения функций исследуемых процессов. ! °

Вычисление оценок корреляционных функций в реальном масштабе времени 55 производится по методу значение— знак с применением вспомогательного сигнала по следующему алгоритму . дение импульсов Tl и Т2 на выходы

5, 24 и 27 блока 6 управления.

В начале процесса вычислений блок б управления устанавливает в нулевое состояние содержимое элементов памяти. При этом триггер 44 сброса устанавливается в нулевое состояние и с его нулевого выхода снимается потенциал сброса, который с выхода 31 блока 6 управления йодается на вход установки нуля регистров 25 памяти вычислительных блоков 19, с выходов которых в элементы 26 памяти в первом цикле будет поступать нулевая информация.

Триггер 44 сброса перебрасывается в единичное состояние импульсом с выхода старшего разряда счетчика 36 адреса, т.е. через >и тактов.

По окончании вычислений на вход

33 блока 6 управления. поступает импульс вывода (переполнение сумма тора 22), который перебрасывает в единичное состояние триггер 46 вывода. Потенциал с нулевого выхода триггера 46 запрещает выдачу на выход 27 блока б импульсов записи элементов 26 памяти через элемент

И 41 и открывает вход установки ну-. ля счетчика 45 вывода, на счетный вход которого подаются импульсы с выхода старшего разряда счетчика 36 адреса. Вычислительные оценки функций из элементов 26 памяти вычислительных блоков 19 последовательно выводятся на выход анализатора. По окончании вывода триггер 46 вывода перебрасывается в нулевое состояние импульсом с выхода старшего ра ряда счетчика 45. Этот же импульс используется в качестве импульса счета для счетчика 47 задержки.при измерении двумерных законов распределений. При этом задержка второго сигнала изменяется автоматически по

"коду счетчика 45, который выдается на выход ll блока 6 управления.

30 — 40

Р„ " 1 f р (gt) =1 ху .Ь м. с „. r где

Ъо — момент начала измерения функции; — номер ординаты корреляционной функции; — число выборок центрирован— ных реализаций X(t) и

y(t) интервал следования выборок;

N — общее число выборок в реализации; — число подключенных разрядов регистра сдвига 9.

Число выборок N задается таким образом, что выполняется. условие

Ь =10, где †. целое число. Это условие реализуется с помощью накапливающего сумматора 22, который фиксиN рует среднее значение модулй Я„,1 > .1=1 поэтому р „(1И}= Q 10 г, а прибор является прямопоказывающим.

В режиме измерения взаимной корреляционной функции Р„ (, g Ц на входы 1 и 2 анализатора подаются исследуемые сигналы Х() и q(e), которые преобразуются в двоичный код аналогоцифровыми преобразователями 3 и 4.

Период следования выборок ht задается импульсами запуска аналого-цифровых. преобразователей, которые подаются

Ф с первого выхода 5 блока б управления (импульсы Т2 с выхода элемента И 39)

Цифровой дискриминатор 8 сравнивает код сигнала y(t) с кодом вспомогательного сигнала U(t) поступающего от генератора 13 псевдослучай- . ных чисел через коммутатор 12 на второй вход дискриминатора 8, который выдает логическую единицу, если код входного сигнала Щ больше кода вспомогательного сигнала, и логический ноль в противном случае.

1215119

Сигнал f с выхода цифрового дискриминатора 8 поступает в регистр

9 сдвига, где задерживается на время T И . Величина задержки 5 задается с помощью коммутатора 10, который управляется кодом счетчика 45 блока 6 управления. Значение

= Ь»у 2 („+(,! + () ) с выхода коммутатора 10 подается на первый информационный вход коммутатора 18 первого вычислительного блока 19

Значение кода сигнала Х(1) с выхода аналого-цифрового преобразователя 4 через коммутатор 7 подается в сумматор 22 и в преобразователи 21 кода всех вычислительных блоков 19.

При измерении автокорреляционной функции p (jan)), коммутатор 7 вьщает на входы сумматора 22 и преобразователи 21 кода код исследуемого процесса V(<) с выхода аналого-цифро-. вого преобразователя 3.

Вычисление оценок корреляпионных

25 функций осуществляется за N циклон, длительность которых определяется величиной интервала следования им— пульсов запуска аналого-цифровых преобразователей 3 и 4 h.t . .Каждый цикл вычислений содержит »т» тактов.

В каждом такте на управлл»ощий вход регистров 20 сдвига задержки знака подается импульс сдвига с пя» того выхода 24 блока 6 управления. 35

По этому импульсу происходит сдвиг информации в регистрах 20 задержки.

Одновременно на управля»ощий вход регистра 25 памяти поступает импульс записи с девятого выхода 30 блока б 40 управления, по которому в регистр 25 записывается значение суммы с выхода сумматора 32. В первом такте работы вычислительных блоков 19 в каждом цикле вычислений на управ- 45 ляющий вход коммутаторов 18 подается импульс управления коммутаций с четвертого выхода 23 блока 6 управления и в первый разряд регистра 20 задержки первого вычислительного, 50 блока 19» с выхода коммутатора 10, запишется очередное значение сигнала Х„= s»hg z Ио" (» +р) бЦ а в первый разряд регистра 20 задержки (i +1)-го вычислительного блока 19;+ запишется значение

$»р» 2 (t +(Г+» -»ч) 4Й 1 с выхода старшего разряда регистра 20 задержки » -ro вычислительного блока 19»

На управляющие входы элементов 26 памяти в каждом такте цикла подаются импульсы обращения с восьмого выхода 28 блока 6 управления через коммутатор 17 и адрес нулевой ячейки памяти с седьмого выхода 29 блока б управления через коммутатор 16.

Информация из нулевой ячейки элемента 26 памяти подается на вторые входы сумматора 32, на первые входы которого в Kÿæäoì такте подается текущее j -p значение произведения

Р„ 5 г; с выхоцов преобразователя

21 кода. На управля»ощий вход преобр;.30I,ë».åля 21 кода в первом, такте, поступает значение знака 1„ с выхода коммутатора 18. В зависимости от произведения знаков („ 1; число

»-»„ = P„ Ã;»-„ в прямом или обратном коде поступает с выходов преобразователя 21 кода в сумматор 32, на выходе которого получаем значение су»»мы hj +»» » при нулевом значении задержки (, 1 = О), Эта сумма произведения запишется в регистр 25 памяти и с приходом импульса записи элемента 26 памяти с шестого выхода

27 блока 6 управления она запишется в нулевую ячейку элемента 26 памяти.

В,i -м (j = О, 1. 2, ...,»и-1) такте работы в первый разряд регистра 20 задержки и в преобразователь

21 кода через коммутатор 18 заносится значение информации с выхода старшего W -ro разряда регистра 20 задержки, а на вторые входы сумматора

32 подается значение частичного результата ((» — 1) w +11 -й ордннаты корреляционной функции из » -й ячейки элемента 26 памяти. Получен" ное новое текущее значение частичного результата ((» †11 + 1) -й ординаты корреляционной функции по импульсу записи заносится с выхода регистра 25 в j --ю ячейку элемента

26 памяти. В элементах 26 памяти вычислительных блоков 19 в виде

h=h k точек, равноотстающих вдоль аргумента с шагом 4, накапливаются значения оценки корреляционной функции P xy (» g 4 ) .

Процесс вычисления оценки корреляционной функции заканчивается при переполнении накапливающего сумматора 22.

1215119

1 иРи X(t)(X> + Ах/ р

ОпРИ X(t) ) X„. +Ь Х/2 .

q„(t,л)=

45

Для исключения ошибки вычисления в течение (k -1) циклов блок 6 управления работает в режиме вывода.

При этом в регистры 20 задержки вычислительных блоков 19 запишутся ,(И-tn) значений знаков 51 и 2.. В

К -ом цикле производится установка нуля элемента 26 памяти и запись в регистры 25 дополнительно е значений знаков б и у

Вычисление оценок интегрального закона распределения F(x) случайного процесса X(<) осуществляется параллельно за К циклов. Каждый цикл состоит из и1 тактов аналогично вычислению корреляционной функции.

С выхода коммутатора 7 снимается единичный потенциал, который подается через преобразователи 21 кода на первый вход сумматора 32 и в сумматор 22. С выхода аналогоцифрового преобразователя 4 Р -разрядный код (p — число разрядов преобразователя ) процесса Х (t) подается в коммутатор 17, в который в каждом такте подается также импульс обращения и адрес с выходов

28 и 29 блока 6 управления. Коммута тор 17 работает в соответствии с соотношением

При этом импульс обращения подается только в ту вычислительную ячейку блока 19, в которой находятся значения 1. (,4 с адресом A„(X(+)

Адрес в элементы 26 памяти вычисли" тельных блоков 19 подается с выхода 29 блока 6 управления через коммутатор 16. В элементах 26 памяти после N циклов усреднения получается оценка h точек интегрального закона распределения F(X)

Вычисление оценок дифференциального закона распределениями (Х)случайного процесса X(t) отличается от предыдущего режима работой коммутатора 17, который в данном случае работает s соответствии с соотноше" нием

1рРИ Х„ - Х(2аХ„+gX)g, (t,j)=

О, ЯРи Х() а Х - Ь Х/ 2 или

Х(.) >X„1 nX/Z .

В коммутатор 17 сигнала управления элементов памяти подаются значения старших разрядов кода X(t)

5 от аналого †цифрово преобразователя 4, а значения младших разрядов кода X(t) через коммутатор 16 подаются на адресные входы элементов

26 памяти вычислительных блоков 19.

Коммутатор 17 выдает импульс обращения только в тот вычислительный блок, в котором находятся ячейки памяти с адресом (- ) = X(() в соответствии с отношением (2); Младшие раз-!

5 ряды кода Х()), поступающие на адресные входы элементов 26 памяти с выхода коммутатора 16 дают адрес -й ячейки, из которых считывается час20 тичный результат t (i — I) + 1 ) -й точки кривой дифференциального закона. В элементах 25 памяти К вычислительных блоков 19 после N циклов усреднения получаем оценку л точек

25 дифференциального закона . распределения W(X) .

Вычисление оценок интегрального двумерного закона распределения

F (Х; У; t ) - случайных процессов

X(t) и (ф)получается в виде оценок

2е =Н точек сечения по Х при =у; i =саизТ, 1.= f, ., 3=co t, где i -= -О, 1, 2, ...(2 †)) — состояD ние счетчика 14; — О, 1, 2, ..., 1 — номер разряда регистра

9 сдвига.

Период следования импупсов на выходе 11 блока 6 управления t« -иы,9, где 8 — время вывода всех точек оценки из элементов 26 памяти и установка их в исходное состояние.

Период изменения кода на выходе 15 блока 6 управления

15 . 11

Вычисление оценок S(Х; У;7) осуществляется в- (9 +I) эталон, в каждом из которых находится оценка F (Х; У; i) при всех значениях Х и У, но лри одном конкретном значении

1215119

12!

0 где с л

= а, изменяющемся ступенчато

Л. с шагом Л 1 . Переход от одного этапа к другому, т.е. изменение аргумента ь, осуществляется автоматически, с помощью коммутатора 10, кодом с выхода IS блока 6 управления.

Регистр 9 сдвига и коммутатор 10 .позволяют изменять ь в пределах от

0 до L 6 а с шагом 6 .

Каждый этап состоит иэ н подэтапов, в каждом иэ которых находится оценка Г(Х; У; ) h точек, отстоящих равномерно вдоль оси Х через Я, при Q = 1„=с пз1 л л I5 (где V> — значение кода входного сигнала Q(C ) при h .. -— м состоянии счетчика 14) . Переход от одного подэтапа к другому, т.е. изменение уровня анализа У(1), осуществляет20 ся импульсами с выхода 1 1 блока 6 управления, Каждый подэтап состоит из и циклов, совпадающих по длительности с циклами вычисления корреляционных

25 функций. В каждом цикле в коммутатор

17 преобразователя 4 подается код сигнала X (4) . !1ифровой дискриминатор 8 работает в таком же режиме, что и коммутатор )7. Уровень срабатывания дискриминатора 8 задается счетчиком 14. Коммутатор !7 и дискриманатор 8 работают в соответствии с соотношением (1) .

За Й циклов вычисляется оценка

F (Х; У; ) интегрального двумерного закона распределения случайных сигналов X(t) и У(1 ) в виде точек, разноотстоящих по аргументу Х с шагом ц Х яри У„= Уп, ь =(h-1).й

Все же сечения оценки F(Х; У; ь) получаются последовательно за время

Т = at| L =(N hl+ 8) t L.

Вычисление оценок дифференциального двумерного закона распределения 45

W (Х; У; ь) случайных процессов

Ц ) и У(1) отличается от предыдущего тем, что коммутатор 17 и дискриминатор 8 работают в соответствии с соотношением (2). 50 !

Вычисление математического ожидаЯ ния М Cx(t)l = „-" E к(4)

i=1 производится за К циклов, аналогично измерению дифференциального закона распределения в нулевой ячейке элемента 26 памяти первого вычислительного блока 19, При этом коммутатор вьщает нулевой адрес и сумма" тор 32 суммирует значение кода про- цесса Х() в течение N циклов ;, Условное математическое ожидание получается за М циклов в соответствии с соотношением иLv())xi= —ä,"+q,(»

j=i у(е;)„„. кЩ=к, ()(„) =

p, nvu x(t j) Ф к|

X — уровень, относительного которого определяется условное математическое ожидание.

Уровень Х задается кодом аналогоцифрового преобразователя 4 и через коммутаторы 17 и 16 подается в качестве импульса обращения вычислительного блока и адреса ячейки памяти в элементы 26 памяти вычислительных блоков 19. Код Y (1} подается с выхода аналого-цифрового преобразователя 3 через коммутатор 7 и преобразователи 21 кода в сумматор 32, где суммируется с частичным результатом, подаваемым (а затем и заносимым) с выхода ячейки памяти с адресом P(i — 11 + 1 = Х (

B элементах 26 памяти за N циклов накопится оценка точек условыого математического ожидания при изменении уровня Х от 0 до 2

Формула изобретения

Мн ог ок ан аль ный с та тис тич еский анализатор, содержащий блок управления, первый и второй аналого-цифровые преобразователи, информационные входы которых являются соответственно первым и BTopblM информационнЫми входами анализатора, входы запуска первого и второго аналого-цифровых преобразователей объединены и подключены к первому выходу блока управления, первый и второй коммутаторы, счетчик, счетный вход которого соединен с вторым выходом блока управления, третий выход которого соединен с управляющим входом первого коммутатора, информационным входом соединенного с выходом регист" ра сдвига, информационный вход которого соединен с выходом цифрового дискриминатора, первый и второй входы которого соединены соответст венно с выходом первого аналого-циф1215119

1О

20 рового преобразователя и с выходом второго коммутатора, информационный и управляющий входы которого подключены к выходам соответственно генератора псевдослучайных. чисел и счетчика, выход второго аналого-цифровоro преобразователя подключен к информационному входу коммутатора сигнала управления элементов памяти К вычислительных блоков, каждый из которых состоит из входного коммутатора, регистра задержки и элемента памяти, входы записи элементов памяти

К вычислительных блоков объединены .и подключены к шестому выходу блока управления, четвертый выход которого соединен с тактовым входом ре1 гистра сдвига и с управляющими входами входных коммутаторов К вычислительных блоков, выход входного коммутатора j -ro вычислительного блока соединен с информационным входом регистра задержки своего блока, выход старшего разряда регистра заВ держки 1 -го вычислительного блока соединен с первым информационным входом входного коммутатора i -ro вычислительного блока, где 1=1,2

К, и с вторым информационным входом входного коммутатора 1 -ro вычислительного блока, а тактовые входы регистров задержки К вычислительных блоков объединены и подключены к пятому выходу блока управления, отличающийся тем, что, с целью повышения точности и расширеиия функциональных возможностей анализатора за счет определения оценки математического ожидания, в него введены третий и четвертый коммутаторы, накапливающий сумматор и в каждый вычислительный блок — преобразователь кода, сумматор и регистр памяти, причем первый информационный.вход третьего коммутатора соединен с выходом первого аналогоцифрового преобразователя, а второй информационный вход третьего комму татора объединен с информационным входом четвертого коммутатора и с, выходом второго аналого-цифрового преобразователя; управляющий вход четвертого коммутатора объединен . с первым управляющим входом коммутатора сигнала управления элементов памяти и подключен к седьмому выходу блока управления, восьмой выход которого подключен к второму управ25

55 ляющему входу коммутатора сигнала управления элементов памяти, группа выходов которого подключена к разрешающим входам элементов памяти К вычислительных блоков соответственно, адресные входы элементов памяти К вычислительных блоков объединены и подключены к выходу четвертого ком— мутатора, выход первого коммутатора соединен с первым информационным входом входного,коммутатора первого вычислительного блока и с третьим информационным входом третьего коммутатора, выход которого соединен с информационными входами преобразователей кода всех вычислительных блоков и с информационным входом накапливающего сумматора, знаковый вход преобразователя кода в каждом вычислительном блоке соединен с выходом входного коммутатора своего вычислительного блока, а выходы преобразователя кода подключены к первым входам сумматора своего вычислительного блока, информационные входы элемента памяти соединены в каждом

-м вычислительном блоке с выходами регистра памяти, информационные входы которого подключены к выходам сумматора i -го вычислительного блока, а тактовые входы и входы установки нуля регистров памяти каждого 1 -ro вычислительного блока соединены соответственно с девятым и десятым выходами блока управления, вход которого подключен к выходу старшего разряда накапливающего сумматора, управляющий вход которого соединен с четвертым входом блока управления, при этом блок управления содержит генератор импульсов, счетчик адреса, делитель частоты, счетчик вывода, три элемента И, триггер вывода, элемент И-НЕ, триггер сброса, счетчик задержки, элемент ИЛИ-НЕ, триггер циклов и формирователь импульсов„ вход которого подключен к выходу генератора импульсов, а первый выход соединен со счетным входом счетчика адреса, с входом делителя частоты и является восьмым выходом блока управления, выход делителя частоты подключен к входу установки единицы триггера циклов, прямой выход которого подключен к первым входам первого, втог. рого и третьего элементов И, второй . выход формирователя импульсов соеди1215119

16

l5 нен с вторым входом первого элемента И и является девятым выходом блока управления, третий выход формирователя импульсов подключен к вторым входам второго и третьего элементов И, выходы первого, второго и третьего элементов И являются соответственно пятым, первым и шестым выходами блока управления, инверсный 10 выход триггера циклов соединен с входом сброса счетчика адреса, разрядные выходы которого являются седьмым выходом блока управления и подключены соответственно к входам элемента 15

И-НЕ и элемента ИЛИ-НЕ, выход которого соединен с третьим входом второго элемента И и является четвертым выхо" дом блока управления, выход старшего разряда счетчика адреса соединен с 20 входом установки нуля триггера циклов, с входом установки единицы триггера сброса памяти и со счетным входом счетчика вывода, вход сброса которого объединен с третьим входом третьего элемента И и соединен с инверсным выходом триггера вывода, вход установки единицы которого является входом блока управления, а вход установки нуля объединен с входом установки нуля триггера сброса памяти, счетным входом счетчика задержки, подключен к выходу старшего разряда счетчика вывода и является вторым выходом блока управления, выход счетчика задержки и инверсный выход триггера сброса памяти являются соответственно третьим и десятым выходами блока управления, а выход элемента И-НЕ соединен с третьим входом первого элемента И.

1215119 вй)

Ю(У) гУ(7) гю(е)

11 (Jl

1$(z) ф(и. г

Т1

Т2

gf

Ху

Eg кг

3НИИПИ Заказ 908/57 Тираж 673 Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4