Устройство управления

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при проектировании систем автоматического управления и контроля. Цель изобретения - повышение точности. Для этого в систему, содержащую блок формирования , управляемый делитель напряжения и первый интегратор, введены второй интегратор, накапливающий сумматор, блок формирования интервалов и дешифратор. Это позволяет производить последовательную математическую обработку входных величин без использования собственно арифметического блока. Достоинством системы является оптимальное разделение функций между аналоговой и дискретной ее частями. 6 ил. го го со го

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1229721

А1 (50 4 б 05 В 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3802700/24-24 (22) 11.10.84 (46) 07.05.86. Бюл. № 17 (72) В. С. Альтшулер, А. А. Васюхно, Л. Н. Волков, В. Н. Волнянский, А. В. Орлов и В. М. Филатов (53) 62-50(088.8) (56) Гироскопические приборы. / Под ред.

Д. С. Пельпора, ч. 1. М.: Высшая школа, 1977, с. 22 — 25. (54) УСТРОЙСТВО УПРАВЛЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при проектировании систем автоматического управления и контроля.

Цель изобретения — повышение точности.

Для этого в систему, содержагцую блок формирования, управляемый делитель напряжения и первый интегратор, введены второй интегратор, накапливаюгций сумматор, блок формирования интервалов и дешифратор.

Это позволяет производить последовательную математическую обработку входных величин без использования собственно арифметического блока. Достоинством системы является оптимальное разделение функций между аналоговой и дискретной ее частями.

6 ил.

1 )29721

+ P,впту+ р„; (2) + (),.c!>sq> -+ 1)„, Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем автоматического управления, в частности при проектировании корректируемых компасов и других приборов и систем с минимальными весогабаритными характеристиками, но относительно невысоким быстродействием.

Цель изобретения — повышение точности устройства управления.

На фиг. 1 представлена блок-схема устройства управления; на фиг. 2 — 6 приведеIIbI примеры выполнения соответственно управляемого делителя напряжения, схемы определения знака, первого дешифратора, второго дешифратора и блока формирования интервалов.

Устройство управления содержит блок 1 формирования, управляемый делитель 2 напряжения, интегратор 3, источник 4 опорного напряжения, схему 5 определения знака, мультиплексор 6, управляемый инверторповторитель 7, компаратор 8, триггер 9, элемент И 10, накапливающий сумматор 11, блок 12 регистров, цифроаналоговый преобразователь 13, первый и второй дешифраторы 14 и 15, элемент ИЛИ 16, формирователь 17 импульсов, блок 18 формирования интервалов, генератор 19 тактовых импульсов, делитель 20 частоты и распределитель

21 импульсов.

Делитель 4 (фиг. 2) включает цепной делитель 22, схему 23 дифференцирования (например, дифференцирующий усилитель), компараторы 24 и 25, элемент ИЛИ 26, логическую схему 27, блок 28 элементов И и цифроаналоговый преобразователь 29. Делитель 4 может быть реализован в виде масштабирующего резистивного делителя напряжения.

Схема 13 (фиг. 3) содержит элемент

ИЛИ 30, D-триггеры 31 и 32, элементы 33 и 34 сложения по модулю два и мультиплексор 35.

Первый дешифратор 18 (фиг. 4) может быть выполнен в виде последовательно соединенных элементов ИЛИ 36 и ИЛИ-НЕ 37, мультиплексора 38 и инвертора 39. Второй дешифратор 19 (фнг. 5) вклк)чаеT элементы

ИЛИ 40 и 41 и мультиплексор 42. Блок 17 содержит элемент ИЛИ 43, 1>(верснвные двоичные счетчики 44 и 45, ф(>.::.:;; <>Пате.>ь 46 импульсов, линию 47 задержк:::: t:, сртор 48.

Формирователи 21 и 46 tlpcд11а.<:.; (Пы для формирования импульса tto пере снис г, фронту потенциального сигнала на их t>xo tlc 1 . 1огут быть выполнены в виде последоватсл>н о соединенных дифференцирующей Ilс>н)чки и выпрямителя (диода).

Устройство управления работает с le;tytoщим образом.

Входные сигналы с датчиков (например, ускорения а,-, а„, широты ((х составляющих скорости VE, Ъ <<) поступают с блока 21 на входы мультиплексора 6 вместе с olioptlt.t)a напряжением L <>„с t)t lxo..ta источника 4.

25 зо

<10 а5

В олоке 1 все сигналы преобразуются в постоянное напряжение и ограничиваются (нормируются) Ilo амплитуде.

Генератор 19, делитель 20 и распределите„(ь 21 тактируют работу всего устройства, в . отором математическая обработка входных сигн;I. to)3 осуществляется и>пегратором 3, кампаратором 8 и накаплива>о(цим сумматором 11.

Пусть, например, устройство должно формировать управляю(цис воздействия по

c, !(. дъloщс. мъ алгоритм (), =- (1 в п(-1- tg(I,) в>п; + — -cosy + (,- = (< «Iп(+ — ted+ "s>п, + где (. --((а, — 13,„) с)х: т (" с(1 в>пу =- — 1(а, — в>пу) dt;

j .

Т1, Т, Т;3 — постоянные времени;

LI и Я - соответственно скорость вращения и радиус Земли.

В этом случае блок 1 выполняется в виде двух фазочувствительных выпрямителей для преобразования в постоянное (биполярное) напряжение сс>ставляющих скорости, поступак>щих, например, с обмоток вращающегося трансформатора, двуx интегрирующих усилителей с обратной связью, формирующих сигналы р„и з>п)> из а, и а, соответственно, функционального преобразователя sing

-- cosQ и интегратора для формирования (), из J3„. Широта (l. с задатчика (oH может находиться в составе пульта) передается на вход блока 1 через два функциональных преобразователя, формиру>о(цих функции

sin(I и cos(I;. Функциональные преобразователя тригонометрических ф3 нкций могут бьггь выполнень. в виде вращающихся трансформаторов (для переменных напряжений) потс нциометрических преобразователей или

<1оследовательно соединенных АЦП, дешифратора (функционального) и IIAII. При наличии других первичных датчиков изменится и выполнение блока l. Например, все величины, поступающие на первый вход мультиплексора 6 могут формироваться датчиками постoHIIHoto тока и в этом случае блок 1 будет вкл(очать лишь масштабирующие усиtH le. IH по числу входных си>налов.

TàêHм обра30м, задачей устройства являет(.я формирование сн(н(алов (), и (>, (1), (2). Поскольку выражения (1) и (2) аналогичны, рассмотрим для примера только процесс формирования (<>, В таблице приведена программа, поясIIvIotttая порядок подключения входных сигналов мультиплексором 6 па вход иптегратора 3. Для простоты предположим, что все величины положительные, а коэффициент передачи делителя 2 равен е,(инице.

1229721

Величина, пос- Время интегтупающая на рирования интегратор 3

Запиcb в сумм;.Такт

Запись в блок 18 тор 11

U а1пУ

0оп

3 0оп

Ьа 1/соа У

5 1п

6 0оп

7 VE I" ьъ тЯу å — — — tg?

8 0оп

"3= 11+ "4

)0 Sin Ò Е (U sin У + — tgy) sing

R ьб

)) 0оп

12 Уи IR

13 0оп

14 Cos 3

)5 0 оп

16 ) г

17 0оп

)Я Sin 3

)9 0ол

20 )5и

21 Uîn

1 7

17 )7 — — cos

Чи

Т 9 .Рг

), sin g

Ю вЂ” в блок 11 сумматор 10 > в нуль

22 начало Ж

Как следует из таблицы, весь процесс Коммутация осуществляется мультиплексоформирования со„состоит из 21 такта, где ром 6, в качестве которого может быть истакт — это интервал времени между выход- пользована стандартная интегральная схема, ными импульсами делителя 20 длительнос- 55 управляемая кодом. тью Т. В соответствии с программой на вход Интегратор 3 представляет собой послеинтегратора 3 подаются последовательно довательно соединенные ключ (управляемый величины Using„U.„, V,„, cos

Дальнейшие преобразования осуществляются аналогично, в соответствии с таблицей.

Таким образом, все действия, все математические операции осуществляются в предложенном устройстве последовательно. Для измерения величины какого-либо сигнала интегратор 3 заряжается соответствующим напряжением и разряжается опорным. Для 4() получения обратной величины поступают наоборот. В течение всего времени разряда число-импульсный код очередного слагаемого или сомножителя поступает соответственно в сумматор 11 или блок 18. Процесс умножения и деления описан выше.

Назначение управляемого делителя 2 —введение коэффициентов согласно алгоритму обработки информации или режиму работы устройства.

Он может быть выполнен в виде дешифратора, выдающего в определенные такты код соответствующего коэффициента на информационные входы ЦАП, на вход опорного напряжения которого подается выходной сигнал мультиплексора 6. Делитель 2 включает (фиг. 2) компараторы 24 — 25, осуществляющие совместно с резистивным делителем 22, формирующим уставки, и схемой 23 формирование сигнала ГЛ (гироазимут). рирования и собственно аны 10108bIH интег ратор) .

В первом такте интегратор 3 заряжается напряжением Usinlt: в течение всего такта, а во втором он разряжается опорным напряжением V„„JO нуля или небольшого фиксированного уровня U„, который задается уставкой, подаваемой на второй вход компаратора 8. Триггер 9 через элемент 16 и формирователь 17 устанавливается в единицу в начале тех тактов. в которых необходимо занести очередное слагаемое в сумматор 11 или очередную величину в блок 18. В рассматриваемом примере это такты 2, 4, 6, 8, 11, 15, 19, 21, поступающие на вход элемента 16. () „выбирается больше максимального из входных сигналов, так что компа.— ратор 8 во втором такте перебросит триггер 9 в ноль и прекратит заполнение сумматора 11 (последний выполняется в виде реверсивного двоичного счетчика) выходными импульсами генератора 19 через элемент

12. В результате в сумматоре окажется записанной величина Usinl(I (интервал разряда интегратора 3 т1 пропорционален Usiny) .

В третьем и четвертом такте интегратор 3 соответственно заряжается U„и разряжается напряжением cost(i, а интервал времени его разряда (т2) фиксируется в блоке 18.

В пятом такте интегратор 3 заряжается напряжением sinq в течение времени т., а затем в шестом такте вновь разряжается

Uo», причем интервал времени разряда запоминается блоком 18. Этот интервал пропорционален произведению sin y т, е.

COS (p (д р. с

ЗО

Ко vln lie по этом сигналу ilpppBo,)11тся из режима ГК (гирокомпас) в ГЛ B случае, если широта 1!. или величина -ycosK превысHT уставку. Схема 27 осуществляет сборку по И г! И тактов, в которых использук>тся одинаковые разряды коэффициентов, сборку

1и> И тактов и сигналов ГЛ, ГК, если какие— .1ибо коэффициеIIThl, HcnonьslcYIBIE тактах. разнятся в зависимости от режи.1а компаса, и инверси1о полученных сигналов управления, нос гуIIBIoLLLих IIB блок 28, который выполняет роль выпходпо1о дешифратора.

На выходах блока 28 в cooTBLTOTB)ющих

TIIêT;Iõ и режимах возникают коэффициенты, ноступа1оп1ие на 1нформационные входы

ЦAH 29.

Например, если на входы схемы 27 поступают такты 1,,3, 6, 2, 14, 16, 18 и 20, как это показано на фиг. 2, в обоих режимах (Гч и ГК) коэффициент iR IlpH Vq и Ън бу.LC I равен 118 (225-128-8-1), а в 20-ом такте коэффициеIIT при ()„B режиме ГК оудет равен 240 (255 -15) и т. д. (свободные входы элементов И блока 28 соединяются с шиной логической единицы). В третьем же гакте коэффициент при UÄÄ y ICLIBIIIBCTcII до 31 (255-128-64-32) для того, чтобы напряжение cos«:(успело разрядить интегратор 6 в четвертом такте. Однако возможен и иной

II) Tü: четвертый такт может быть выбран длиннее остальных, для чего делитель 20 частоты (в качесгве которого может использовы.гься счетчик с выходом переполнения) выполняется управляемым (например, четвертый такт может управлять мультиплексором, установленным на выходе делителя 20 и ком мутирующи "1 выходы переполнения с двух егс старших разрядов -- в течение четвертoi о такта используется самый старц(и Й, В течение остальных — — 11 редыдущи и ) .

Схема 5 (фиг. 3) управляет направлением счета B сумматоре 11. На элемент 30 поступают (в рассматриваемом примере) такты

2, !3, 17 и в начале этих тактов D-триггер 34 фиксирует состояние компаратора (использу1отся D-триг.еры, срабатываюгцие Ilo переднему фронту импульса на тактовом входе С), которое определяется знаком величин (з!п ., 7„ /К и Р,. Таким образом, элемент 33 определяет знак произведений --tgI(, — соз7, Ке %I

К (,sing, который в тактах 8, Io и !9 через мультиплексор 35, построенный так же, как мультиплексор 6, поступает IIB знаковый вход сумматора !!.

Триггер 32 и элемент 34 определяют знак в 11-ом такте, поскольку в 9-ом такте знак величины (Usinlt: — — tgl(.) из старшего

VE

R (знакового) разряда сумматора 1 переписывается B триггер 32.

Дешифратор 14 управля т полярностью интегрируемого си1нала, чем обеспечивается разряд интегратора 3 (в соответствующих

-.àêòàõ) при любой полярности его входного сигнала. Мультиплексор 38 передает на вы122972! ход дешифра горл 18 знаки пг!н)с мин,с о. т. илп выходной сигнал комг>аратора 8 в такта, посту113101)IHx на Bxo I. элемента 36.

13 Ilp H x1cр, ез Ilcp )011 Tkl I; Гс и и не()тор-и(>втор ител ь / !!Ok)Top kleT зl 3 к >хОдн(>и ве, l l! ины (..(31п>(., Bo втором — ин1)с0 Гир ет знак компаратора 8, 3 в третьем всегда Hcpc;tBCI мину с. В COOTBCTCTB!f H C T3C).!H LIB! . !.::3!; I!, !OC ,10,1жсез fIE . pc еа!затьс>1 на Bblxo j )!ул ьт!! И,10Kсора 38 в 1, 4, >,, !О. 12, 14, 16, !8 и 2() 10

â€,актах, минус в 3 такте, а во 2, 6, 8, 11, 13, !

5, !7, !9 !! 2! ТВК13х знак должен «прсделяться компаратором 8. На выход мультиплексора 38 (OH может быть выполнен TBK жс, как мультиплексор 6, или в BH;Lc трех ключей, на входы которых заведены сиг;!алы

V>))f, о. т. и выход инвертора 39, выхоkbt которых об! е.LHI

Второй дешифратор 15 (фиг. 5) 0«pe:Låляст время интегрирования. В пре.këoæåIIIfîì устройстве это либо Т (длительность такта), 25 либо т;(задается блоком 18). Соответственно мультиплексор 42 может быть выполнен описанным образом или в виде двуx ключей.

В блоке 18 (фиг. 6) в тактах, поступающих на вход элемента 43 (в рассматриваемом случае это 9-й такт) код с выхота сумматора !1 записывается в счетчик 44. В rex жс тактах, когда на выходе элемс!гга 1() «оявляется число-импульсный код (например, 4, 6, 13 и т. д.) okl также записывается в счетчик 44.

В каждом такте с небольшим врс,)снн1!и сдвиго 4, необходимым .Еля завершения персxogH»!x процессов в счетчиках 44 и 45 и состав,IBIoIHHxt порядка 1/2 периода t;„BbIx0,1ных импульсов генератора 19, по импульсу на выходе линии 47 задержки этот код переписывается в счетчик 45, который затем начинает вычитать из этого кода импульсы с выхода генератора !9 до момента переполнения счетчика 45, а точнее прихода его в нулевое состояние. Инвертор 48 блокирует счетчик 45, а временной интервал т„, пропорциональный величине кода, записан- 45 ного в счетчик 45 в начале данного такта, поступает на дешифратор 15.

Распределитель 21 для формирования

Е>„до !жсн осу!цсствлять последовательное распределение выходных импульсов делителя 20 на 23 такта, т. е. на 23 своих выхода 50 (в качестве распределителя 21 может быть использован также кольцевой сдвиговый регистр, в котором при включении устройства ц рсз формирователь импульсов от напряжения ItkiT3»HH записывается е Еиница в первый разряд и ну.!и во все остальные) .

22-и такт поступает на тактовый вход блока 12 (он выполнеH в виде двуx реп)стров для величин в>, и (».-, на тактовый вход Ilcðного из которb!x !I поступает 22- такт, а на

ffIIi(pI:p f;1ц>!О Иь) Bxoды с>бо)!х регистров

iI0!. 1 х il3 T Bhl xo,1l1() H K(> 1 сx xf 3 . p

13 cl>.Icp)I.;I T II H(!) poll illlл Ого)- ыс преобразоват, f: H ".IItHIãcrfè 110 числу регистров блоКа 1> ! азр", и!Е>сть л x!)I;Iòîp3 11 и счетчиков 44

ll 45 выбирается .!остаточной для псключеП!! и IH>З )l Е> if!OCT!I ИХ ПОР 110 11!C If H и Е МЧЕ1ТОХ!

3 !.,;l»!!of алгор:!тма выработки управляю. l :x воздействий.

Гакпм обрезз!)м. в предложенном устройс:вс е с) ц1сствляется преобразование àí310. совой !!Ифорх)ации в LIfcKpEтный впд и llo

СЛЕ ДХ 10ПЕЗЯ X13TI. 13ТИЧЕСКЕ1Я OOPBOOTK3, ОДНЕ)ко в нем отсутствует собственно АЦП и арифметико-логический блок. а также ПЗУ. .Че)теx!aT!I«ccK;Ikl Обработка в предложенном ус.гройстве может осуществляться в зависимости от внеп!нпх условий (i(., — совК), что dt

ОбссllcчиваеT 3;I,аптивность его структуры.

Фе>(>.>!ц.)а иаобретени.ч

Устройство управления, содержащее блок формирования, управляемый делитель напряжения и интегратор. от.)ичаюи ееея тем, что, с целью повышения точности, в него введены источник опорного напряжения, схема определения знака, мультиплексор, .Ip 3 íë яем ый и и всртор-повторитель, послеLntl;lTcльно соединенные компаратор, триггер, элемент И. Иакап IHB3lolöèé сумматор, олок регистров и блок цифроаналогового преобразования. 3 TliKжс два дешифратора, элемент ИЛИ, формирователь импульсов, блок формирования интервалов и последовательно соединенныс генератор тактовых импульсов, делитель частоты и распределитель импульсов, при этом Bbfxo lbl блока формирования соединены с первыми входами мультиплексора, соединеklllol о выходом с вхо;Еом управляемого делителя напряжения, выход которого соединен с входом управляемого пнвсртора-повторителя, соединенного выходом с входом интегратора, выход которого подключен к входу компаратора, выход делителя частоты соединен с первым входом блока формирования интервалов, второй вход которого подключен к выходу геHcðàòîðà тактовых импульсов и второму входу элемента И, выход компаратора соединен с входом схемы определения знака и входом первого дешифратора. выход которого соединен с вторым вxîäом управляемого инвертора-повторителя, причем выходы распредел ител я импульсов соединены с соответствующими тактовыми входами управляемого делителя напряжения, первого и второго дсшифраторов, блока регистров, б>лока формирования интерва10B, накаплива)ощсго сумматора, мультиплексора, элемента ИЛИ

H схемы 0Hpcgccf . HH51 знака, Bblxo. 1, которой соединен со знаковым входом накап lHB310!

229721

to гцего сумматора, выход источника опорного напряжения соединен с вторым входом мультиплексора, выход элемента ИЛИ соединен через формирователь импульсов с втор ы м входом триггера, выходы накапливающего сум матора соединены с информационными входами блока формирования интервалов, выход которого соединен с входом второго дещифратора, соединенного выходом с управляющим входом интегратора.

122972I

1229721 д 1Л/а,®.

/ла Ю ( Жорнарабата,э гав Фб

Pvz.E

Составитель П. Кудрявцев

Техред И. Верес Корректор Т. Колб

Тираж 836 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и о1крытий ! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Редактор С. Патрушева

За к аз 2228/47