Полный одноразрядный сумматор

Авторы патента:

G06F7/50 - для сложения; для вычитания (G06F 7/49,G06F 7/544- G06F 7/556 имеют преимущество)

Изобретение относится к вычислительной технике. Цель изобретения - уменьшение аппаратурных затрат. Сумматор содержит элемент И-НЕ, выход которого соединен с одними входами обеих схем И первого элемента И-ИЛИ-НЕ, а его входы,являющиеся входами слагаемых , соединены (каждый соответстственно со своим) с другими входами схем И первого элемента И-ИЛИ-НЕ. Новым в сумматоре является то, что выход элемента И-НЕ соединен с одними входами обеих схем И второго элемента И-ИЛИ-НЕ и с одним входом первой схемы И третьего элемента И-ИЛИ-НЕ, Выход первого элемента И-ИЛИ-НЕ соединен с другим входом первой схемы И второго элемента И-ИЛИ-НЕ и с входом второй схемы И третьего элемента И-ИЛИ-НЕ. Вход элемента НЕ является входом переноса из младшего разряда , а «го выход соединен с другим входом второй схемы И второго элемента И-ИЛИ-НЕ и с Д1зугим входом второй схемы И третьего элемента И-ИЛИ-НЕ. Выход второго элемента И-ИЛИ-НЕ, являющийся выходом переноса в старший разряд, соединен с другим входом первой схемы И третьего элемента И-ИЛИ-НЕ, выход которого является выходом суммы. Работа сумматора осуществляется согласно уравс 9 (Л нениям (А, +. Ъ ) + A.BjP. S- А, В, P. (А. + В )Р. . Сум матор может быть реализован в виде логического элемента типа Логика И-120. Возможна реализация сумматора в виде отдельной микросхемы или использование его в.схемах БИС. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК 11 4 С 06 F 7/1О

1»»

QОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2!) 3660895/24-24 (22) 09.1!.83 (46) 07.05.86. Бюл, ¹ 17 (72) Е.Б.Цидильковский (53) 681.325.5(088.8) (56) Самофалов К.Г, и др. Арифметикологические и управляющие устройства

ЦВМ.-Киев: изд-во КПИ, 1974, с.13, рис.2-6.

Будинский Я.Логические цепи в цифровой технике. -M.:Ñâÿçü, 1977, с.129, рис.5.35б. (54) ПОЛНЫЙ ОДНОРАЗРЯДНЬЙ СУММАТОР (57) Изобретение относится к вычислительной технике. Цель изобретениявЂ” уменьшение аппаратурных затрат. Сумматор содержит элемент И-НЕ, выход которого соединен с одними входами обеих схем И первого элемента И-ИЛИ-НЕ, а его входы, являющиеся входами слагаемых, соединены (каждый соответстственно со своим) с другими входами схем И первого элемента И-ИЛИ-НЕ. Новым в сумматоре является то, что выход элемента И-НЕ соединен с одними входами обеих схем И второго элемен„„SU„„1229753 А 1 та И-ИЛИ-НЕ и с одним входом первой схемы И третьего элемента И-ИЛИ-НЕ.

Выход первого элемента И-ИЛИ-НЕ соединен с другим входом первой схемы

И второго элемента И-ИЛИ-НЕ и с входом второй схемы И третьего элемента И-ИЛИ-НЕ. Вход элемента НЕ является входом переноса из младшего разряда, а его выход соединен с другим входом второй схемы И второго элемента И-ИЛИ-НЕ и с другим входом второй схемы И третьего элемента

И-ИЛИ-НЕ. Выход второго элемента И-ИЛИ-НЕ, являющийся выходом переноса в старший разряд, соединен

Я с другим входом первой схемы И третьего элемента И-ИЛИ-НЕ, выход которого является выходом суммы. Работа сумматора осуществляется согласно урав- С нениям Р; = (А; +. В„) A,В; + A,B.P.

Б = А,В Р, + (А, + В )Р.. Сумматор 2 может быть реализован в виде логического элемента типа "Логика И-1 20" .

Возможна реализация сумматора в виде отдельной микросхемы или использова- р ние его в.схемах БИС. 1 ил.

1229753

BHHH(IH Заказ 2450/48 Тираж 671

Подписное

Произв..-полигр. пр-тле, г, Ужгород,. ул. Проектная, 4

Изобретение относится к вычислительной технике и может быть использовано в устройствах дискретной автоматики и вычислительной техники.

Цель изобретения вЂ” сокращение аппаратурных затрат.

На чертеже приведена функциональная схема полного одноразрядного сумматора.

Сумматор содержит элемент И-НЕ 1, элементы И-ИЛИ-НЕ 2-4 и элемент HE 5.

Выход элемента И-НЕ 1 соединен с одними входами групп элементов

Ф 15

И-ИЛИ-НЕ 2 и 3 и одним входом первой группы элемента И-ИЛИ--НЕ 4., Входы элемента И-НЕ 1 соединены соответственно с другими входами групп элемента И-ИЛИ-НЕ 2 и являются входами

20 слагаемых А, и В . Выход элемента

1 I

И-ИЛИ-НЕ 2 соединен с другим входом первой группы элемента И-ИЛИ-НЕ 3 и входом второй группы элемента И-ИЛИНЕ 4. Выход элемента HE 5, вход кото25 рого является входом переноса Р,, соединен с другим входом второй группы элемента И-ИЛИ-НЕ 3 и другим входом второй группы элемента И-ИЛИ-НЕ 4.

Выход элемента И-ИЛИ-НЕ 3 является выходом переноса Р, и соединен с вхо1 дом первой группы элемента И-ИЛИ-НЕ 4, выход которого является выходом суммы S;.

Работа сумматора, построенного по З5 приведенной функциональной схеме, осуществляется согласно уравнениям

=(Л +В) ЛB,gAВР

S,=ABPg(A +B)P

Формула изобретения

Полный одноразрядный сумматор, содержащий элемент И-НЕ, элементы

И-ИЛИ-НЕ и элемент НЕ, причем выход элемента И-НЕ соединен с первыми входами первой и второй групп первого элемента И-ИЛИ-НЕ, первый и второй входы элемента И-HE соединены с вторыми входами соответственно первой и второй групп первого элемента ИИЛИ-НЕ, первый и второй входы сумматора соединены с соответствующими входами элемента И-НЕ, о т л и ч аю шийся тем, что, с пелью сокращения аппаратурных затрат, выход элемента И-НЕ соединен с первыми входами первой и второй групп второго элемента И-ИЛИ-НЕ и первым входом первой группы третьего элемента И-ИЛИ-НЕ, первый вход второй группы которого соединен с выходом первого элемента

И-ИЛИ-НЕ и вторым входом первой группы второго элемента И-ИЛИ-НЕ, второй вход второй группы которого соединен с вторым входом второй группы третьего элемента И-ИЛИ-НЕ и выходом элемента НЕ, вход которого подключен к третьему входу сумматора, выход переноса которого подключен к выходу второго элемента И-ИЛИ-НЕ и второму входу первой группы третьего элемента

И-ИЛИ-НЕ, выход которого подключен к выходу суммы сумматора,

Изобретение относится к области вычислительной техники и может быть использовано для построения многооперандных быстродействуюпщх арифметических устройств, в частности , при построении многовходовых сумматоров для реализации схем умножения и т.п

Устройство для сложения и вычитания // 1226443

Формирователь переноса // 1223223

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных сумматоров на МДП-транзисторах в качестве схемы ускоренного переноса

Устройство для сложения чисел // 1218383

Изобретение относится к вычислительной технике и позволяет повысить быстродействие устройства, а также осуществить на одном устройстве сложение чисел в обратном и дополнительном кодах

Устройство для вычитания // 1215109

Изобретение относится к области вычислительной техники и может быть использовано при обработке цифровой информации

Многозначный сумматор // 1213476

Устройство для суммирования @ -разрядных последовательно поступающих чисел // 1211757

Устройство для вычитания // 1211720

Двоично-десятичный сумматор // 1208550

Изобретение относится к области вычислительной техники и может быть использовано при построении арифметических устройств ЭВМ

Устройство для определения функции принадлежности линейной комбинации нечетких множеств // 1206772

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Сумматор кодов "1 из n" // 2129730

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Вычислительное устройство // 2132083

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Способ суммирования чисел // 2145113

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Схема ускоренного переноса (варианты) // 2149443

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Одноразрядный сумматор на моп транзисторах // 2152641

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Схема ускоренного переноса (варианты) // 2155371

Реконфигурируемый асинхронный сумматор-умножитель // 2159464

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда