Устройство для умножения в избыточной системе счисления
Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения. Цель изобретения - повышение быстродействия множительного устройства. В устройство, содержащее регистр, сумматор и кЪммутатор, введены (п+1) одноразрядных узлов умножения,.где п - разрядность сомножителей, и m - разрядных регистров, где m - количество двоичных разрядов, необходимых для представления одного разряда сомножителя, в г-ичной системе счисления . В предлагаемом устройстве , т.е. используется четверичная избыточная система счисления. Одноразрядный узел умножения содержит табличные умножитель и сумматор в избыточной четверичной системе счисления. Каждьй новый разряд формируется за два такта. 2 ил. i (Л to 1C со ел ел
СОЮЗ СОВЕТСКИХ соцИАлистических
РЕСПУБЛИК (so 4 G 06 F 7/49 ( (9, ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3725015/24-24 (22) 22.02.84 (46) 07.05.86.Бюл. № 17 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.Е.Золотовский и P.Â,Êîðoáêîâ (53) 681.325(088 ° 8) (56) Авторское свидетельство СССР № 305482, кл. G 06 F 7/49, 1971, Авторское свидетельство СССР
¹ 1013976, кл. С 06 F 7/49, 1977.
Авторское свидетельство СССР
¹ 860062, кл. G 06 F 7/49, 1981. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ В ИЗБЫТОЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ (57) Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислитель„„SU„, 1229755 А 1 ных машинах различного назначения.
Цель изобретения — повышение быстродействия множительного устройства, В устройство, содержащее регистр, сумматор и коммутатор, введены (n+I) одноразрядных узлов умножения,.где
n — разрядность сомножителей, и m —разрядных регистров, где ш — количество двоичных разрядов, необходимых для представления одного разряда сомножителя, в r-ичной системе счиспения. В предлагаемом устройстве r 4 т.е. используется четверичная избыточная система счисления. Одноразрядный узел умножения содержит табС2 личные умножитель и сумматор в избы- щ точной четверичной системе счисления.
Каждый новый разряд формируется за два такта, 2 ил. С:
1229755
Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения.
Пель изобретения — повышение быстродействия множительного устройс;ва.
На фиг.l приведена схема устройства для умножения в избыточной системе счисления; на фиг.2 - одноразрядный узел умножения с номером
Устройство для умножения в избыточной системе счисления содержит одноразрядные узлы 1,, 1, 1,..., l„, умножения (ОУУ), m-разрядные ре- 15 гистры — 2,, 2,,...,2„, управляющие дь 3 41, 5» 3» 47 57> 3»
4, 5,...,3„,1, 4„+„,5„+1 первого, второго, третьего,..., (n+1) одноразрядного узла I„ умножения, группу 20 выходов 6, 6, 6,...,6„, первого, второго, третьего. .,(n+I) одноразрядного узла умножения, группу выходов 7,, 7, 7д,...,7 переноса пер° и Э 1 +1 вого, второго, третьего.. .(и+11 одноразрядного узла умножения, вход Х первого сомножителя устройства, вход
У второго сомножителя устройства, третью группу входов 8„, 87, 8З, 8„,, первого, второго, третьего..
30 (и+1) одноразрядного узла умножения, группу выходов 9 „9, 9,..., 9„„произведения первого, второго, тртьего, (n+1) одноразрядного узла умножения, синхронизирующие входы 10,, 35
10, 10» .. 10„ m-разрядных регистров„ регистр !1 результата, синхрониэирующий вход 11 — регистра ре1 зультата.
Одноразрядный узел умножения . 40 (фиг.2) содержит табличный умножитель 12, табличный сумматор 13, первую группу элементов 14-16 задержки, вторую группу элементов 17-19 задержки, сумматор 20 в избыточной си- 45 стеме счисления, коммутатор 21 m-раэрядные регистры 22 и 23.
В предлагаемом устройстве испопьзована избыточная система счисления с основанием 4. В связи с чем для представления одной цифры необходимо три двоичных разряда (m=.3). Цифры разрядов кодируются следующим образомм.
З=Д О.II 2=Д 0.10; I=Д 0.01;
-I=Д 1,11 ; -2=Д 1.10 где Д вЂ” указатель двоичной константы„
Числа Х и У (множимое и множитель) разряд за разрядом, начиная со старших, поступают на входы Х и У соответственно.,По сигналам, поступающим на входы 3, и 41, первые разряды записываются в ОУУ 1, где формируется произведение X« . Во втором такте поступают вторые разряды чисел Х и У. По сигналу 3 раз1 ряд Х записывается в ОУУ 1„, одновременно по сигналу 10„ первый разряд Х из ОУУ переписывается m-pa1 зрядный регистр 2 „ (в дальнейшем шрегистр), по сигналу 4 второй разряд числа У записывается в ОУУ 1,. В ОУУ
I, производится умножение второго и первого разрядов Х У„. Сформированный нулевой разряд произведения по сигналу 5„ поступает с третьего разрядного выхода на выходную шину и и сигналу 11, записывается в регистр
11 резуль "aòà.
В третьем такте по сигналу 3„происходит запись третьего разряда Х в
ОУУ 1„, по сигналу 10„, второй разряд Х, записывается в m-регистре 2„, по сигналам 3 разряд Х„ записывается из т-регистра 2„ в ОУУ I, а по"сигналу 4 разряд У записывается в
ОУУ 1 . В ОУУ 1, происходит умножение Х на У и формирование перво,-о
3 разряда произведения, который появляется по отсутствии сигнала 5„ на втором разрядном выходе. В ОУУ происходит умножение Х, на У (Х„х У ). .1 7
В четвертом такте по сигналу 3, разряд Х записывается в ОУУ 1, по сигналу 10, разряда X переписывается из ОУУ I a m-регистр 2„,, по сиг- налу 3,, разряд Х из ш-регистра 2, в
ОУУ I,,по сигналу !07 разряд Х„ записывается из ОУУ 1 в m-регистр 2
Соответственно в ОУУ 1, формируется произведение Х„х У,, а в ОУУ 1, — Х У при этом в ОУУ !7 первый разряд, полученный в ОУУ 1,, складывается с переносом в,первый разряд, сформированный в ОУУ 1 . Окончательно сформированный в ОУУ 1 первый разряд в четвертом такте по сигналу 5, подается на третий разрядный выхо ; и пс сигналу 11 через выходную шину за7. писывается и регистр 11..
В пятом закте в работу включается, ОУУ I, на выходе которого сфор трован втсрой разряд и так далее до последнего ацноразрядного узла умножения.
1229755
Каждый новый разряд формируется через два такта.
В табличном умножителе 12 записана таблица умножения- в избыточном четверичном коде. На первом и втором выходах табличного умножителя 12 формируется перенос П, в старший разряд, который подается на первый и второй информационные входы табличного сумматора 13. На третьем, четвертом и пятом выходах умножителя 12 формируется сумма S, которая через элементы 14-16 задержки поступает на третий, четвертый, пятый инфор— мационные входы табличного сумматора
13, как сумма Я, На шестой, седьмой и восьмой адресные входы табличного сумматора 13 из предыдущей ОУУ поступает разряд произведения Б . В табличном сумматоре 13 записана таблица сложения двух четверичных цифр (Я
S ) и переноса (П,). На первом, втором и третьем выходах табличного сумматора 13 формируется перено- П, который поступает на входы сумматора
20. На четвертом, пятом и шестом выходах табличного сумматора 13 формируется сумма S,,которая через элементы 17-19 задержки, как сумма Б, поступает на входы сумматора 20. По- 30 следний представляет собой однораз рядный сумматор для сложения чисел в избыточном коде, Полученная сумма входных разрядов представляет собой двухразрядное чис-З5 ло. Hepsbm разряд есть перенос в старший разряд, он добавляется к числу, хранимому в сумматоре 20, и полученная сумма выдается на выход.
Второй разряд есть предварительный 40 текущий разряд, который корректируется в следующем такте. Разряд, сформированный на выходе сумматора
20, поступает на вход коммутатора
21. В зависимости от того есть или 45 нет сигнала 5, входная информация коммутатора поступает на выход 6 (нет сигнала) или выход 7, (есть сигнал).
Входные m-регистры 22 и 23 служат для хранения текущих разрядов чисел SG на время HoêÂHíí ° формула изобретения
Устройство для умножения в избы- Ы точной системе счисления, содержащее регистр результата, сумматор в избыточной системе счисления и ксммутагор,отличающееся тем, что, с целью повышения быстродействия, в него введены п — регистров (и — разрядность сомножителей), (n+l) одноразрядных узлов умножения, причем вход первого сомножителя устройства соединен с первой группой входов первого одноразрядного узла умножения, группа выходов j -ro (j=1,2,...,г.) разряда первого сомножителя i-го (i=
=1,2,...п) одноразрядного узла умножения соединена с информационными входами i — ro регистра, выходы которого соединены с первой группой входов (i+I) -го одноразрядного узла умножения, вторая группа входов К-го (К=
=1,2,...,п+1) одноразрядного узла умножения соединена с вторым входом второго сомножителя устройства, третья группа входов первого одноразрядного узла умножения соединена с шиной логического нуля устройства, группа выходов переноса i-го одноразрядного узла умножения соединена с третьей группой входов (i+1)-ro одноразрядного узла умножения, К,, К, K, управляющие входы K-ro одноразрядного узла умножения соединены с синхронизирующими входами устройства, синхронизирующий вход . -го регистра соединен с 1.-м синхронизирующим exoöoì устройства, группа вых;.;os i-го разряда произведения К-го одноразрядного узла умножения соединена с информационными входами регистра результата, при этом одноразрядный узел умножения содержит табличные умножитель и сумматор, шесть элементов задержки, сумматор, коммутатор и два регистра, входы которых являются соответственно первой и второй группами входов одноразрядного узла умножения, выходы первого и второго регистров соединены с первой и второй группой информационных входоз табличного умножителя соответственно, группа выходов переноса в старший разряд табличного умножителя соединена с первой группой информационных входов табличного сумматора, группа выходов частичного-произведения табличного умножителя соединена с входами первого, второго и третьего элементов задержки, выходы которых соединены с второй группой информационных входов табличного сумматора, группа выходов переноса которого соединена с первой группой ин1229755 х
Prig g
Составитель НЛаркелова
Редактор M.Áëàíàð Техред О.Гортвай Корректор С.! екмар
Заказ 2450/48 Тираж 671 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4 формационных входов сумматора, группа выходов суммы соединена с четвертым, пятым и шестым элементами задержки, выходы которых соединены с второй группой информационных входов сумматора, выходы которого соединены с входами коммутатора, управляющие входы первого и второго регистров и коммутатора являются управляющими входами одноразрядного узла.
