Преобразователь частоты в код

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) (504НО М1 60

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Й двторекОм СвиДЕтЕЛьетву (21) 3800840/24-24 (22) 09. 10. 84 (46) 07.05.86. Бюл. Ф 17 (7 1) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.В.Клименко, С.Л,Сироткин, А.Н.Коньков, В.А.Гаманко и Л.И.Кутыржина (53) 621. 317 (088. 8) (56) Авторское свидетельство СССР

Ф 924859, кл. Н 03 К 13/20, 24. 10.80. .Авторское свидетельство СССР

Ф 1112551, кл. Н 03 К 13/20, 17. 06. 83.

Ic;4) ПРЕОБРАЗОВАТЕЛЬ ЧАСТОТЫ В КОД (. .") Изобретение относится к автоматике и вычислительной технике, а именно к устройствам обработки сигналов с частотных датчиков. Устройство позволяет преобразовывать как частоту, так и период входных сигналов в код. Преобразователь частоты в код содержит генератор тактовых импульсов, делитель частоты, четыре элемента И, два элемента ИЛИ, элемент задержки, триггер, распределитель импульсов, два синхронизатора, коммутатор и реверсивный счетчик, на выходах которого формируется код, пропорциональный периоду и обратно пропорциональный частоте входного сигнала. 1 ил. Э

1229959 2 новку триггера 8 в единичное состояние.

Сигнал с единичного выхода тригге ра 8 открывает элементы И 4 и И 6.

В результате входная частота с входа

9 через элементы И 4 и ИЛИ 11 поступает на управляющий вход элемента 14 задержки. Следовательно, время задержки обратно пропорционально зна10 чению входной частоты. Частота с генератора 1 тактовых импульсов через делитель 3 частоты, элементы И 6 и

ИЛИ 10 поступает в данном режиме на синхронизатор 12 и на вход элемента

15 14 задержки. С синхронизатора 12 импульсы пониженной частоты поступают на суммирующий вход реверсивного счетчика 15, а с элемента 14 задержки синхронизатор 13 — на вычитающий

20 вход реверсивного счетчика 15. В результате на реверсивном счетчике 15 формируется код, пропорциональный периоду входной частоты. Величина кода определяется по следующему выражению: (РС =Г = Т„ г у ° f> х у где PC — значение кода в реверсивном счетчике 15;

f — значение частоты генераГ тора 1 тактовых импульсов;

n — число разрядов (квантов времени) в элементе 14 за", держки; значение входной частоты;

35 — коэффициент деления делителя 3 частоты; — период входной частоты (квант времени).

Делитель 3 необходим для понижения частоты, чтобы выполнялось условие

f„ cc f >„, .При выполнении данного условия на реверсивном счетчике 15 формируется необходимое число разрядов значащего кода.

Изобретение относится к автоматике и вычислительной технике и может быть использовано, например, для связи вычислительной машины с объектами управления, для обработки сигналов с частотных датчиков, в том числе от струнных акселерометров, в системах стабилизации частоты.

Цель изобретения — расширение функциональных возможностей за счет преобразования периода входной частоты в код.

На чертеже изображена структурная схема устройства.

Преобразователь частоты в код содержит генератор, 1 тактовых импульсов, распределитель 2 импульсов, делитель 3 частоты, первый, второй, третий и четвертый элементы И 4-7, триггер 8, вход 9, первый и второй элементы ИЛИ 10 и 11, первый и второй синхронизаторы 12 и 13, элемент

14 задержки, реверсивный счетчик 15, коммутатор 16, выходы 17, первый вход 18 управления, второй вход 19 управления, первый и второй выходы

20 и 21 индикации.

Ъ

Устройство работает следующим образом.

Для установки устройства в режим

"Преобразование частоты" на вход 19 подается сигнал, устанавливающий триггер 8 в нулевое состояние. С входа 9 входная частота поступает на

1 элемент И 7.

Сигнал с нулевого выхода триггера

8 открывает элементы И 5 и И 7. Входная частота через элементы И 7 и

ИЛИ 10 поступает на вход синхронизатора 12 и на вход элемента 14 задержки. На управляющий вход элемента

14 задержки, в данном режиме, через элементы И 5 и ИЛИ 11 поступает тактовая частота с генератора 1 тактовых импульсов. С выхода элемента 14 задержки через синхронизатор 13 входная частота поступает на вычитающий вход реверсивного счетчика 15, на котором формируется код и непрерывно отслеживается значение частоты входного сигнала. Коммутатор 16 позволяет осуществить съем значения частоты.в моменты, когда отсутствуют переходные процессы в реверсивном счетчике 15.

Для перевода устройства в режим

"Преобразование периода" на вход 18 подается сигнал, производящий устаФо рмул а и зо бр ет ен ия

Преобразователь частоты в код, содержащий реверсивный счетчик, ком50 мутатор, элемент задержки, распределитель импульсов, два синхронизатора, два элемента ИЛИ, два элемента И и генератор тактовых импульсов, выход которого соединен с входом распреде55 лителя импульсов, первый выход которого соединен с управляющим входом коммутатора, а второй и третий выходы с первыми входами первого и вто1229959

Составитель Б. Ходов

Редактор Н. Тупица Техред Л.Олейник Корректор А. Обручар

Заказ 2460/59 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 рого синхронизаторов соответственно, выход элемента задержки соединен с вторым входом второго синхронизатора, а вход — объединен с вторым входом первого синхронизатора, выходы ревер- 5 сивного счетчика соединены с соответствующими входами коммутатора, выходы которого являются выходами устройства, первый вход первого элемента И является входом устройства, о т л и — ч а ю шийся тем, что, с целью расширения функциональных возможнос тей за счет преобразования периода входной частоты, в него введены третий и четвертый элементы И, триггер 15 и делитель частоты, вход которого объединен с первым входом второго элемента И и соединен с выходом генератора тактовых импульсов, а выход— соединен с первым входом третьего 20 элемента И, первый вход четвертого элемента И подключен к входу устройства, вторые входы первого и третьего элементов И объединены и соединены с единичным выходом триггера, являющимся первым выходом индикации устройства, вторые входы второго и четвертого элементов И объединены и соединены с нулевым выходом триггера, являющимся вторым выходом ин 1чкации устройства, выходы первого и второго элементов И соединены с соответствующими входами первого элемента ИЛИ, выход которого соединен с управляющим входом элемента задержки, вход которого соединен с выходом второго элемента ИЛИ, первый и второй входы которого соединены с выходами третьего и четвертого элементов И соответственно, выход первого синхронизатора соединен с суммирующим входом реверсивного счетчика,вычитающий вход которого соединен с выходом второго синхронизатора, единичный и нулевой входы триггера являются соответственно первым и вторым входами управления устройства.