Устройство для вычисления модуля комплексного числа

 

Изобретение относится к вычислительной технике и позволяет повысить достоверность вычислений модуля комплексного числа путем аппаратного исправления одиночных неисправностей . Устройство содержит первый и второй регистры аргументов, первый и второй регистры контрольных разрядов , с первой по шестую группы сумматоров по модулю два, с первого по третий сумматоры, первый и второй сумматоры по модулю два, первый и второй коммутаторы, первый и второй блоки свертки по модулю три, триг. гер. Состояние I выхода триггера указывает на неправильное функционирование устройства.. Код вычисленного значения модуля М по приближенным вьфажениям Га+1/4Ь, 1ь-И/4а, b а транслируется через пятую группу сумматоров на выход устройства при правильной работе устройства. I ил. § (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (д!! 4 С 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /

I à+1/4Ь, a > Ь (Ь+1/4а, Ъ > а

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3755118/24-24 (22) 1!.05.84 (46) 23.05.86. Бюл. Р !9 (72) Е.Л.Полин, А.В.Дрозд, В.П.Карпенко, В,В. Лебедь и А .Е .Малярчук (53) 68!.325(088.8) (56) Авторское свидетельство СССР !! - 842806, кл. С 06 F 7/38, 1979.

Авторское свидетельство СССР

М- 1001085, кл. G 06 Р 7/38, !981. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУ

ЛЯ КОМПЛЕКСНОГО ЧИСЛА (57) Изобретение относится к вычислительной технике и позволяет повысить достоверность вычислений модуля комплексного числа путем аппаратного исправления одиночных неисправностей. Устройство содержит первый и

„,SU 1233145 А 1 второй регистры аргументов, первый и второй регистры контрольных разрй дов, с первой по шестую группы сумматоров по модулю два, с первого по третий сумматоры, первый и второй сумматоры по модулю два, первый и второй коммутаторы, первый и второй блоки свертки по модулю три, триг-. гер. Состояние "1" выхода триггера указывает на неправильное функционирование устройства. Код вычисленного значения модуля М по приближенным выражениям транслируется через пятую группу сум. маторов на выход устройства при правильной работе устройства. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано в специализированных преобразователях координат с повышенной надежностью.

Цель изобретения — повышение достоверности вычисления модуля комплексного числа за счет возможности аппаратного исправления константных одиночных неисправностей.

Устройство содержит первый 1 и второй 2 регистры аргументов, первый 3 и второй 4 регистры контрольных разрядов, первую 5, вторую 6, третью 7 и четвертую 8 группы сумматоров по модулю два, первый 9, второй 10 и третий 11 сумматоры, первый сумматор 12 по модулю два, первый 13 и второй 14 коммутаторы, второй блок 15 свертки по модулю три, пятую 16 и шестую 17 группы сумматоров по модулю два, первый блок 18 свертки по модулю три, второй сумматор 19 по модулю два и триг. гер 20.

Устройство работает следующим образом.

В начальный момент времени в первый 1 и второй 2 регистры аргументов, первый 3 и второй 4 регистры контрольных разрядов заносятся соответственно »» -разрядные мантиссы прямых кодов действительной а и мнимой составляющих комплексного числа и контрольные разряды по модулю три этих мантисс kQ u kb . С выходов регистров 1-4 коды а, 1,kg u kb посту— пают на первые входы сумматоров по модулю два соответственно первой 5, второй 6, третьей 7 и четвертой 8 групп. На вторые входы сумматоров по модулю два первой 5, второй 6, тре.тьей 7, четвертой 8, пятой 16, mecтой 17 групп и сумматора 12 по модулю два поступает сигнал контроля С с выхода триггера 20. Группа сумматоров по модулю два состоит из сумматоров по модулю два, первые входы которых являются первыми входами блока, вторые входы — вторыми входами блока, а выходы — выходами группы.

При этом на первый и второй вход первого сумматора 9 поступают соответственно код действительной составляющей и (n-2) старших разрядов кода мнимой составляющей. На выходе первого сумматора 9 определяется

3145 3 результат М1 сложения хода действительной составляющей со сдвинутым вправо на два разряда кодом мнимой составляющей, т.е.

N 1-=а+ 1 /4 Ь, Два младших разряда b кода Ь по,цаются на первый информационный вход второго коммутатора 14.

На первый и второй входы второго сумматора 10 поступают соответственно код мнимой составляющей и (n-2) старших разрядов кода действительной составляющей. На выходе второго сумматора 10 определяется результат

М2 сложения кода мнимой составляющей со сдвинутым вправо на два разряда кодом действительной составляющей, т.е.

И2=Ь+1/4а. а+1/4Ь., если (Ь+1/4а, если а >Ь

Ъ >а

45 Код М поступает на первые входы сумматоров по модулю два пятой группы 16, транслирующих этот код при правильной работе устройства (т.е. сигнале контроля с=о) на выход уст5Î ройства.

Второй коммутатор 14 пропускает на выход младшие разряды меньшего из кодов о и ь .

Коды с Ht»õîäñâ второго коммутатора 14 и "óììàòîðîâ по модулю два групп 7 и 8 поступают на входы блока

15 свертки по модулю три, причем нечетные разрядь.- кодов 1 д u lb u

Два младших разряда л кода а подаются на второй информационный вход второго коммутатора 14, 7 На первый и второй входы третье- го сумматора 11 поступают соответственно коды действительной и инверсв ные коды мнимой составляющих комплексного числя „При этом на выходе третьего сумматора 11 вычисляется разность кодов с» и 1 .

Сигнал с выхо,ца разряда 3н поступает на первый вход сумматора 12 ло модулю два, транслирующего этот сиг35 нал при правильной работе устройства, т.е. С =o (ñæèìàeìbï÷ с выхода триггера),на управляющие входы перного 13 и второго 14 коммутаторов.

На выходе первого коммутатора 13 определяется приближенное значение

М модуля комплексного числа: четный разряд каца g подаются на нечетные входы блока 15, имеющие весовь1е функции 1, а четные разрядь1 кодов 1а и и нечетный разряд кода rn подаются на четные входы блока

15 свертки по модулю три, имеющие весовые функции 1 .

При этом на выходе второго блока свертки по модулю три образуется код km=(ka+tb-m)mod 3, являющийся вычетом по модулю три кода М. Действительно: (Ml)mod 3=(ka+I/4 kb)mod 3=(ka+, +kb)mod 3; (M2)mod 3=(kb+1/4 ka)mod 3=(kb+

+ka)mod 3, из чего с учетом отбрасываемых млад ших разрядов следует (!)mod 3=kM.

Код km с выхода блока 15 свертки по модулю три поступает на первые входы сумматоров по иодулю два шестой группы !7, транслирующих этот код при правильной работе устройства на входы блока 18 свертки по модулю три.

На другие входы этого блока поступает код И, причем нечетные разряды кода М и четный разряд кода км приходят на нечетные входы блока 18, имеющие весовые функции "1" а чет/

9 ные разряды кода M и нечетный разряд кода KN приходят на четные входы блока 18, имеющие весовые функции

"1". При этом на выходе блока 18 образуется код К, принимающий значения "01" и "10", если (N)mod 3 1сМ.

Код К поступает на входы второго сумматора 19 по модулю два, преоб— разующего его в сигнал С, равный нулю при правильной работе устройства. Этот сигнал запоминается на триггере 20.

Сигнал С на выходе триггера 20, являющемся контрольныи выходом устройства, указывает при значении C=l на неправильное функционирование уст. ройства. В этом случае на вторые входы сумматоров по модулю два первой

5, второй 6, третьей 7, четвертой

8, пятой 16 и шестой 17 групп и сумматора 12 по модулю два поступает значение "l", которое приводит к получению на их выходах кодов, инверсных по отношению к поступающим на их первые входы. На выходах коммутаторов 13 и 14 появляются соответственно .коды M и в . Код % и коды,жа, 233145 41

k.1 поступают на входы второго блока

15 свертки по модулю три, который вычисляет код км =(iia+kB-m) .

Коды М и к м поступают на первые входы соотве-.ственно сумматоров IIo модулю два пятой 16 и шестой 17 групп, которые в соответствии со значением с =1, подаваемым на вторые входы, инвертируют указанные коды, 1О образуя на выходе коды М и км . Код

М поступает на выход устройства, а также вместе с кодом кМ на входы блока 18 свертки по модулю три для получения кода К и затем кода С на сумматоре 19 по модулю два и триггере 20.

Следовательно, для случая с =1, соответствующего обнаружению в устройстве ошибки, на выходах и входах

2б блоков 9-11 и 15, а также информационных входах и выходах коммутато— ров !3 и 14 вырабатываются коды, инверсные по отношеник к вычисленным для значения g =о. При возникновении

25 константной одиночной неисправности на перечисленных входах или выходах блоков устройства и соответственно обнаружении схемой контроля, на выходе триггера 20 устанавливается зна3 чение сигнала с =1. Последнее прнводит к инвертированию кодов, в результате чего значение сигнала в точке действия неисправности совпадает с задаваемым, что позволяет получить (оперируя инверсными кодами) пра35 вильное значение модуля комплексноro числа.

Ф о р м у л а и з о б р е т е н и я устройство для вычисления модуля комплексного числа, содержащее два регистра аргументов, два регистра контрольных разрядов, три сумматора, два коммутатора и первый блок сверт45 ки по модулю три, причем входы действительной и мнимой частей комплексного числа устройства соединены с информационными входами первого и второго регистров аргументов соответ о ственно, входы контрольных разрядов действительной и мнимой частей комплексного числа устройства соединены с информационными входами первого и второго регистров контрольных разря 5 дов соответственно, выходы первого и второго сумматоров соединены с первым и вторым информационными входами первого коммутатора соответствен12ЗЗ1а

ЙНИИПИ Заказ 2771j50 . Тираж б71

Произв.-полигр. пр-тие, г, .жгород, ул. Проектная, А

Но выход»1 двух младших разрядов первого и второго регистров аргументов соединены с первой и второй группами информационных входов второго коммутатора, о тлич ающ е е с я тем, что, с целью пов»ппения достоверности вычислений за счет возможности исправления константных одиночных неисправностей, в него дополнительно введены шесть групп сумматоров го модулю два, два сумматора по модулю, два, второй блок свертки по модулю три и триггер, причем выходы первого и второго регистров аргументов и первого и второго регистров контроль.ных разрядов соединены с первыми входами- сумматоров по модулю два с первой по четвертую группы соответственно, выходы сумматоров по модулю два первой и второй групп соединены с пер выми входами первого и второго сумматоров соответственно, входы i раз-. рядов вторых входов первого и второго сумматоров (i=1, п-2, где и — д разрядность аргумента) соединены с выходами (i+2) разрядов сумматоров по модулю два второй и первой групп соответственно, выхопы старших разрядов сумматоров по модулю два первой и второй групп соединены с попарно объединенными входами двух старших разрядов вторых входов соотве-,ственно второго и первого сумматоров, оды сумматоров по модулю два первой группы сое,ппнены с первой группой информационных входов третьего сумма ора, вторая группа информационных входов которого соединена с инверсными выходами сумматоров по модулю два второй группы, выход знаковоного разряда третьего сумматора соединен с перв»п1 входом первого сумматора по модулю два, выход которого соединен с управляющими входами первого и второго коммутаторов, выход, первого коммутатора соединен с первыми входами сумматоров по модулю два пятой группы, в»гходы которых сое,цинены с первой группой входов первого блока свертки по модулю три, вторая группа входов которого соединена с выхоцами сумматоров по модулю два шестой группы, первые входы которых соединены с выходами второго блока. свертки по модулю три, вхо,цы первой, второй v. третьей групп которого соединены с выходами второго коммутатора, сумматоров по модулю два третьей и четвертой групп соответственно, выходы первого блока свертки по модулю три соединены с входами второго сумматора по модулю цва, выход которого соединен с информационным входом триггера, выход которого соединен с входами второй группы сумматоров по модулю два с первсй по шестую групп и с вторым входом первого сумматора по модулю два .