Устройство для реализации быстрого преобразования фурье

 

Изобретение относится к области вычислительной техники и может быть использовано в устройствах, решающих задачи оценки спектра сигналов по алгоритьту быстрого преобразования Фурье (БПФ). Цель изобретения - повышение достоверности функционирования устройства путем осуществления контроля его работы. Цель изобретения достигается за счет введения в устройство формирователя адреса,двух сумматоров, блока сравнения и двух коммутаторов с соответствующими функциональными связями между ними и известными блоками устройства. Устройство работает в двух режимах: режиме выработки коэффициентов дискретного преобразования Фурье и режиме контроля . В устройстве реализуется безызбыточный алгоритм БПФ с прореживанием по чястотс, при котором после операции БПФ требуется разделение спектров . 1 ил. (Л tsD ОО СО О5 со

СОЮЗ СОБЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТИРЫТИЙ (21) 3669057/24-24 (22) 05.12.83 (46) 23.05.86. Бюл. 11 19 (71) Рязанский радиотехнический институт (72) В.В. Витязев, С.И. Муравьев и А.И. Степашкин (53) 681.32(088.8) (56) Авторское свидетельство СССР

В 687449, кл. G 06 F 15/34, 1977.

Авторское свидетельство СССР

В 736113, кл. С 06 F 15/34, 1980. (54 УСТРОИСТВО ДЛЯ РЕАЛИЗАЦИИ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к области вычислительной техники и может быть использовано в устройствах, решающих задачи оценки спектра сигналов по

„„SU„, 1233163 А1 (5д .1 G 06 F 15/332 алгоритму быстрого преобразования

Фурье (БПФ). Цель изобретения — повышение достоверности функционирования устройства путем осуществления контроля его работы. Цель изобретения достигается за счет введения в устройство формирователя адреса, двух сумматоров, блока сравнения и двух коммутаторов с соответствующими функциональными связями между ними и известными блоками устройства. Устройство работает в двух режимах: режиме выработки коэффициентов дискретного преобразования Фурье и режиме контроля. В устройстве реализуется безызбыс точный алгоритм БПФ с прореживанием е по частоте при котором после операции БПФ требуется разделение спектров. 1 ил. С:

1233!63

ReA. + ReA

1 N-1

Еп>А + ImA

ImA — ImA÷ 1

ReAN — ReA

1> -1

ReF, ReF

ImF„

ImF

21 где F

F„.

Изобретение относится к вычислительной технике и может быть использовано в устройствах, решающих задачи оценки спектра сигналов по алгоритму быстрого преобразования Фурье (БПФ). 5

Цель изобретения — повышение достоверности функционирования устройства путем осуществления контроля его работы.

На чертеже представлена блок-схема 1О устройства.

Устройство для реализации БПФ содержит входные регистры 1-4 входных операндов, регистры 5 и 6 весовой

15 функции, сумматоры 7-9, регистры 10 и 11 (результатов) сумм, коммутаторы, 12- 15, умножитель 16, регистры 17 и

18 произведений, буферные регистры

19-21, блоки 22 и 23 памяти, формиро20 ватель 24 адреса, блок ?5 сравнения.

Входы 26 и 27 (комплексной) весовой функции, информационные входы 28 и

29 устройства и контрольный выход 30

25 устройства.

Устройство работает в двух режимах : режиме выработки коэффициентов дискретного преобразования Фурье (ДПФ) и режиме контроля. В устройстве реализуется безызбыточный алгоритм БПФ с прореживанием по частоте, при котором после операции БПФ требуется разделение спектров, поэтому каждый ðåжим имеет два подрежима, В первом подрежиме устройство реализует форму- З лы

ReA. = ReA + ReB;, ImА=ImА+ЕтВ;, ReВ„, =Re С, (ReA,. — ReВ; )

-ImC; (Т>т>А, — ImB, ), 40

ImB„,,=ImC, (ReA -ReB 5+ReC, (ImA

-ImB ),. где А — первое комппексное число;

В. — второе комплексное число;

С вЂ” комплексная весовая функция.

Во втором подрежиме устройство реализует формулы комплексный коэффициент

JIII1I> N-точечной действительной последовательности по первому каналу; комплекс«ый коэффициент

ЛПФ N — тг 1еч«ой действитель«ой паследовате.>п.«асти по второму ка«алу.

Ф о р м у л а и з о б р е т е « и я

Устройства для реализации быстрагс> преобразова«ия Фурье, содержащее четыре входных регистра, первый сумматор, первый и второй регистры сумм, пеpíûé коммутатор, выход которого подключен к первому входу умнажителя, выход которого подключен к инфармационным >зхацам первого и второго регистров произведений, а первый и второй информационные входы первого коммутатора подключены к выходам соответственна первого и второго регистров весовой функции, информационные входь1 которых являются входами соответственно реальной и минной частей весовой функции устройства, второй коммутатор и три буферных т>егистра, а т л и ч а ю щ е е с я тем, что, с целью повышения достоверности функцио«ирования, оно содержит формирователь адреса, второй и третий сумматоры, блок сравнения, третий и четвертый коммутаторы, выходы которых подключены к информацио«ным входам соответственна «ервого и второго буфернЬтх регистров, выходы которых подключены к информационнь>м входам соответственно первого и второго блоков памяти, выходы которых подключены соответственно, выход первого блока памяти — к инфармацион:1ым входам первого и второго входных регистров, выход второго блока памяти — к информационным входам третьего и четвертого входнь!х pегистрав Выходы которых I подключены соответственно к первому и второму входам первого сумматора, выход которого подключен к первому информационному входу четвертого коммутатора и информационному входу второго регистра суммы, выход которого подключен к первому входу блока сравнения и первому информационному входу второго коммутатора, выход которого подключен к второму входу умножителя, выходы первого и второго входных регистрав подкгпоче«ы соответственно к первому и второму входам второго суммат ара, выход которого подключен к первому информационному входу третьего коммутатора и информацио««ому входу первого регистра суммы, выход которого подключен к второму информационному входу второго коммутатора и

1 331F>З

БНИИПИ Заказ 2772/51 Тираж 671

Подписное

Произв.-полигр. пр-тие, r. Ужгород ул. Проектная, 4 второму входу блока сравнения, выхо"" которого является выходом результата устройства, первым информационным входом которого являются вторые информационные входы третьего и четвертого коммутаторов, третьи инфо1у ационные входы которых подключены соответственно к выходу третьего буферного регистра и выходу третьего сумматора, первый и второй входы которого под- 10 ключены к выходам соответственно первого и второго регистров произведений, информационный вход третьего буферного регистра соединен с третьим информационным входом четвертого ком-15 мутатора, четвертый информационнь1й вход которого является вторым информационным входом устройства, адресные входы первого и второго блоков памяти подключены к выходу формирователя адреса, входы которого с первого по пятый являются соответственно с первого по пятый тактовыми входами устройства, шестым тактовым входом которого являются тактовые входы первого и третьего входных регистров, тактовые входы второг о и четвертого вход— ных регистров являются седьмым такто— вым входом устройства, восьмым тактовым входом которого являются тактовые входы первого и второго регистров сумм и первого и второго регистров весовых функций, управляющие входьt первого и второго коммутаторов являются соответственно девятым и десятым тактовыми входами устройства, одиннадцатым и двенадцатым тактовыми входами которого являются тактовые входы соответственно первого и второго регистров произведений, тактовый вход гретьего буферного регистра является тринадцатым тактовым входам утсройства, четырнадцатым и пятнадцатым тактовыми входами которого являются соответственно первый и второй управляющие входы третьего и четвертого коммутаторов, тактовые входы первого и второго буферных регистров являются шестнадцатым тактовым входом устройства, семнадцатым тактовым входом которого являются управляющие входы первого и второго блоков памяти.