Цифровой синтезатор частоты

 

Изобретение относится к области радиотехники. Повышается быстродействие . Устр-во содержит ймпульснофазовый детектор (ИФД) 1, фильтр нижних частот 2, перестраиваемый г-р 3, смеситель 4, делитель частоты с переменным коэф. деления (ДЧПК) 5, цифровой частотный детектор 6, цифровой интегратор 7, буферный регистр 8, ЦАП 9, г-р опорной частоты 10, умножитель частоты 11. Цель достигается введением последовательно соединенных 1-го вычитающего счетчика 12, 1-го дешифратора 14, эл-та ИЛИ 16, D-триггера 17, I -к-триггера 18, 2-го вычитающего счетчика 13, 2-го дешифратора 15, анализатора кода 19, коммутатора 20. При смене коэф. деления в ДЧПК 5 во время работы кольца частотной автоподстройки (КЧАП) устанавливается рабочая точка ИФД 1, близкая к точке устойч йвого равновесия КЧАП, чем исключается повторная отработка КЧАП изменений напряжения на выходе ИФД 1 и резко уменьшается переходная ошибка в кольце фазовой автоподстройки, что уменьшает время установки частоты и повьш1ает быстродействие устр-ва. 1 ил. (Л

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (б11 4 И 03 L 7/18-=

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ г,(C

ОПИСАНИЕ ИЗОБРЕТЕНИЯ:.» .. :

К ABTQPCHOIVIY СВИДЕТЕЛЬСТВУ (21) 3850912/24-09 ,(22) 04.12.84 (46) 30.05,86. Бюл. и 20 (72) А.И. Урьяс (53) 621.373.42(088.8) (56} Патент США Ф 3401353, кл. 33 1-11, 10.09.68.

Авторское свидетельство СССР

Ф 1172011, кл. Н 03 L 7/18, 09.02.84. (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ (57) Изобретение относится к области радиотехники. Повьппается быстродействие. Устр-во содержит импульснофазовый детектор (ИФД) t фильтр нижних частот 2, перестраиваемый г-р 3, смеситель 4, делитель частоты с переменным коэф. деления (ДЧНК) 5, цифровой частотный детектор 6, цифровой интегратор 7, буферный регистр

„„SU„„1234966 А 1

8, ЦАП 9, г-р опорной частоты 10, умножитель частоты 11. Цель достигается введением последовательно соединенных 1-го вычитающего счетчика

12, 1-ro дешифратора 14, эл-та ИЛИ 16, D-триггера 17, 1 --к-триггера 18, 2-го вычитаюшего счетчика 13, 2-ro дешифратора 15, анализатора кода 19, коммутатора 20. При смене коэф. деления в ДЧПК 5 во время работы кольца частотной автоподстройки (КЧАП) устанавливается рабочая точка ИФД 1, близкая к точке устойчйвого равновесия КЧАП, чем исключается повторная отработка КЧАП изменений напряжения на выходе ИФД 1 и резко уменьшается переходная ошибка в кольце фазовой автоподстройки, что уменьшает время установки частоты и повьппает быстродействие устр-ва. 1 ил. I234966 находится в режиме вычита»ия до тех пор, »ока его содержимое не уменьшится да нуля. 3то состояние второгс вычитающего счетчика 13 зафиксирова»о вторым дешифратором 15 »улевога состояния, на выходе которога появляется импульс, который поступает на вход К 1. — K-триггера 18, и через элемент ИЛИ 16 проходит на Т> -триг10 гер 17 и будет записан в нега тактовым сигналом, в результате чего на выходе Э -триггера 17 появляется импульс, который записывает в 1 -I<. †òpèãrep 18 состояние "0", и на вход раз15 решения записи второго" вьгчитающего счетчика, 13 поступает разреп|ающий сигнал и в него следующим тактовым импульсам будет записано число И

При этом импульс на выходе второго

2п дешифратора 15 закончится.

Первьй вычитающий счетчик 12 начинает производить вычитание из числа N па единице за каждый период опорной частоты и этот режим работы

25 продолжается до тех пор, пака содержимое первого вычитающега счетчика 12 не уменьшится до нуля, а на в выходе первого дешифратора 14 не появится импульс, в результате чего опрокидывается 1 -К вЂ тригг 18 и схема переходит в исходное состояние.

В результате на выходах первого и второго дешифратаров 14 и 15 периодически появляются импульсы длительнос35 тью в один период опорной частоты и с периодом, равным (N +Н + 2) пе1 2 риодов опорной частоты (тактов), причем между импульсами. будет временный сдвиг, равный (И, + 1) тактов между выходными импульсами второго 15 и псрвого 14 дешифратаров (N, тактов на считывание до нуля числа N, плюс один такт на задержку в 1) — триггере

17), и равный (N + 1) тактов между

45 выходными импулbcBMII первого и второго дешифраторов. D -триггер !7 необходим для исключения состязаний в ра— боте схемы.

Б режиме синхронизации кольцо фазовой автоподстройки замкнута через

5О коммутатор 20, и частота сигнала на выходе ДПКД 5 равна частоте сигнала на выходе второго дешифра.тора 15 и принимаетсвое номинальное значение. затора частоты.

Цифровой синтезатор - .астаты содержит импульсно-фазовьй детектор (ИФД)

1, фильтр нижних частот (ФНЧ) 2, перестраиваемый генератЬр 3, смесигель

4, делитель частоты с переменным коэффициентом деления (ДПКД) 5, цифровой частотньй детектор 6, цифровой интегратор 7, буферный регистр 8, цифроаналоговьй преобразователь (ЦДП)

9, генератор опорной частоты I0, умножитель 11 частоты, первый вычитающий счетчик 12, второй вычитающий счетчик 13, первьй дешифратор I4, второй дешифратор 15, элемент ИЛИ l6, D-триггер 17, 1 -К-триггер 18, анализатор кода 19, коммутатор 20.

Цифровой синтезатор частоты работает следующим образом.

Цифровой синтезатор частоты состоит из трех частей: кольца частотной автоподстройки, состоящего из перестраиваемога генератора 3, смесителя 4, ДПКД 5, цифрового частотного детек тора 6 и цифровога интегратора 7, буферного регистра 8 и ЦАП 9, кольца фазовой автоподстройки, состоящего из перестраиваемого генератора 3, смесителя 4, ДПКД 5, коммутатора 20., ИФД 1 и ФНЧ 2; узла формирования опорных сигналов ИФД 1,состоящего из первого и второго вычитающих счетчи-ков 12 и 13 первого и второго дешифИзобретение относится к радиатехни ке и может быть использовано для формирования сетки стабильных частот в приемопередающей измерительной аппаратуре.

Целью изобретения является повьппение быстродействия.

На чертеже изображена структурная электрическая схема цифрового синтераторов 14 и 15, элемента ИЛИ 16, D-триггера 17 и 1 -К-триггера 18, Формирование опорного сигнала ИФД

1.происходит следующим образом.

Сигнал с выхода генератора опорной частоты 10 поступает на. тактовые входы первого и второго вычитающих счетчиков 12 и 13, на информационные входы которых поданы постоянные коды

N и М соответственно. Пусть в нег который момент времени 1 -К-триггер

18 находится в состоянии " 1", тогда сигнал с его выхода дает разрешение на параллельную запись кода N в первый вычитающий счетчик 12. Второй вычитающий счетчик 13 в это время ь4

N, N +

7 где l „— частота генератора опорHOA»GC rOTbl 10.

1234966 тому, чта напряжение на выходе ПФ,.

I3 обоих случаях остается одинаковым.

Если обозначить через К отношение опорной частоты 1, к шагу сетки синтезатора 1.к частоте на втором входе ИФД 11, то для выполнения этого усговия достаточно выбрать значения и И ближайшими целыми к следу" ющим величинам:

К-! (i)

1 2Н

N К(1 — — — -) — 1. 2 211 (2)

Например, если используется пило-. образньгА фазовый детектор и начальная расстройка равна нулю, .то P„,= 11

N,= =К/2-1, Nz=- K/2-1.

При треугольнои характеристике фа"-,îâoão детектора „= Т1 /2 и N< = K/4— 1, N = ЗК/4-1.

Таким образом, в режиме работы . кольца частотной автопадстройки нап.ряжение на выходе ИФД 1 поддерживаетcubi постоянным. После того, как . ереходной процесс в кольце частотной автоподстрайки закончится и частота сигнала на выходе ДПКД 5 станет близкой (с точностью до ошибки дискретности цифрового частотного детектора 6) к своему номинальному значению. число на выходе цифрового частотного детектора 6 станет равным и;ти близким к нулю, анализатор код ° !9 выработает выходкой сигнал, который разрывает цепь ке. вЂ,ьца частотной автападстройки через: уферный регистр

Я с запоминанием напряжения на выходе ЦАП 9 и замыкает кольцо фазовой автоподстройки, подключая первый вход ИФД 1 к выходу ДНКД 5 через коммутатор 20. При этом, поскольку разность фаз на входах ИФД 1 уже была очень близка к точке устойчивога равновесия Ч,, то переходной процесс в кольце ФЛЛ имеет очень малую амплитуду и длительность (эксперимент показывает, ч-с при К = 50 выброс фазавой ошибки не превышает 3,5 ) .

Вь;бором соотношения кодов N, и NÄ всегдя можно обеспечить, чтобы в режиме работы кольца частотной автоподстрайки разность фаз на входах

ИФД 1 соответствовала разности фаз в режиме синхранизма кольца фазовой автопадстройки „ что эквивалентно

На выходе цифрового частотного детектора к моменту прихода очеред наго импульса с выхода ДПКД 5 будет иметь место нулевой код и содержима цифровага интегратора 7 изменяться ие будет. Анализатор каца !9 вырабатывает выходной сигнал, если ласгупаюшее на него с выхода цифрового частотного детектора 6 число N не превышает по абсолютной величине некоторую заранее установленную величи ну д (например е может быть равной одной или двум двоичным ециницам в зависимости ат параметров cHcTPMbl).

В режимы синхронизации кольца фаза- 15 вой автоподстройки значение N равна нулю и выходной сигнал анализатора кода 19 запрещает перепись числа с выхода цифрового интегратора 7 в буферный регистр 8, сохраняя постоянным его вы- 20 ходной код, и, соответственно, выходное напряжение ЦАП 9, а также соединяет выход ДПКД 5 со входом ИФД.i ч ре3 коммутатор 20, замыкая кольцо фазовой автопадстройки. Такое состояние устройства сохраняется до смень1 коэффициента деления в ДПКД 5.

При изменении коэффициента деления ДПКД 5 частота сигнала на его выходе изменяется и на выходе цифра- 30 ваго частотного детектора 6 появляется число, значительно отличающееся от. нуля, в результате чего на выходе анализатора кода 19 сигнал исчезает. При этом коммутатор 20 разрывает кольцо фазовай автоподстрайки и замыкается кольцо частотной автаподстрайки путем снятия запрета переписки с входа буферного регистра 8. В этом режиме на вхоцы ИФД 1 поступают сигналы с выходов первого и второго дешифраторов

14 и 15, одинаковые по частоте, на сдвинутые ва времени (и, следовательно, по фазе) на величину, определяемую соотношением кодов И и N . .Это 5 соотношение всегда можно выбрать та-; ким, чтобы сдвиг фаз сигналов на входах ИФД 1 точно (с точностью да одного периода опорной частоты) соответс гвовал рабочей точке ИФД 1 в

5О режиме синхронизации кольца ФАП.

В предлагаемом устройстве при смене коэффициента деления в ДПКД 5 (т.е. при перестройке частоты синтезатора) во время работы кольца частотной автоподстройки устанавливается рабочая точка ИФД 1, очень близкая к точке устойчивого равновесия кольца фазовой автоподстройки, чем исключается возможность повторной отработки кольцом частотной автоподстройки

Формула изобретения

Составитель Ю.Ковалев

Техред О.Гортвай Корректор N.Ñàìáoðñêàÿ

Редактор К. Волощук

Заказ 2990/58 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое:предприятие, г.ужгород, ул.Проектная,4

5 12349 изменений напряжения на выходе ИФД 1 и резко уменьшается переходная ошибка в кольце фазовой автоподстройки, что в конечном итоге уменьшает время установки частоты и повышает быстродействие синтезатора частот. Для обеспечения этого эффекта необходимо установить значения кодов Ы и N no

1 ф формулам (1) и (2) в зависимости от параметров синтезатора и типа приме- 10 ненного ИФД 1.

Использование изобретения в цифровых синтезаторах частоты позволит . исключить изменение выходного напря- 15 жения ИФД 1 в процессе начальной установки частоты, установить заранее рабочую точку ИФД 1, устранить возможность повторных отработок частоты кольцом частотной автоподстройки 20 и уменьшить переходную ошибку в кольце фазовой автоподстройки, что в совокупности позволяет, улучшить один из основных параметров широкополосных синтезаторов частоты — быст- д родействие при перестройке частоты

Цифровой синтезатор частоты, содержащий последовательно соединенные импульсно-фазовый детектор, фильтр нижних частот, перестраиваемый генератор, смеситель, делитель частоты с переменным коэффициентом деления, цифровой частотный детектор, цифровой интегратор, буферный регистр и цифроаналоговый преобразователь, выход которого соединен с вторым входом перестраиваемого генератора, паследовательío соединеHHûå генератор опорной частоты и умножитель частоты, выход которого подключен к второму входу смесителя, при этом выход генератора опорной частоты соединен также с тактовым входом цифрового частотного детектора, о тл и ч а ю шийся тем, что, с целью повышения быстродействия, введены последовательно соединенные первый вычитающий счетчик, первый дешифратор, элемент ИЛИ, 0 -триггер, I -kтриггер, второй вычитающий счетчик и второй дешифратор, аналиаатор кода и коммутатор,.управляющий вход которого.объединен с входом запрета записи буферного регистра и подключен к выходу анализатора кода, вход которого соединен с выходом цифрового частотного детектора, тактовые входы первого и второго вычитающих счетчиков и I) -триггера объединены и подключены. к выходу генератора опорной частоты, первый вход коммутатора объединен с 1 -входом 1 -К-триггера и подключен .к выходу первого дешифратора, при этом первый вход импульсно-фазового детектора, К -вход

1 -К-триггера и второй вход элемента

HJIH объединены и подключены к выходу второго дешифратора, прямой выход

1 -К-триггера соединен с входом разрешения параллельной записи первого вычитающего счетчика, выход коммута" тора подключен к второму входу им- . пульсно-фазового детектора, а второй вход коммутатора объединен с тактовым входом буферного регистра и соединен с выходом делителя частоты с переменным коэффициентом деления.