Многоканальное устройство для контроля памяти

 

Изобретение относится к . вычислительной технике и может быть использовано при контроле запоминающих устройств. Цель изобретения - повышение достоверности контроля и быстродействия устройства. Устройство содержит каналы Ь - IN обращения к памяти, подключаемые через коммутатор 15 к блоку 17 контролируемой памяти. Синхронизация работы каналов осуществляется блоком 14 синхронизации и генератором 16 тактовых импульсов. Контроль блока 17 осуществляется последовательным подключением к нему каналов, что позволяет вести контроль блока 17 на максимально допустимой для него рабочей частоте и при различных сочетаниях адресов. Устройство может работать в режимах контроля по модулю три, контрольного суммирования, сравнения с эталонной информацией . 1 з.п.ф-лы, 5 ил. СО 1C со 00 О5 4:

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4

ОПИСАНИЕ ИЗОБРЕТ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3803269/24-24 (22) 17.10.84 (46) 15.06.86. Бюл. № 22 (72) С. И. Борзенков и В. Н. Токарев (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 799019, кл. G 11 С 29/00, 1979.

Авторское свидетельство СССР

¹ 936036, кл. G 11 С 29/00, 1980. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО

ДЛЯ КОНТРОЛЯ ПАМЯТИ (57) Изобретение относится к, вычислительной технике и может быть использовано при контроле запоминающих устройств.

Цель изобретения — повышение достоверÄÄSlJ ÄÄ 1238164 ности контроля и быстродействия устройства.

Устройство содержит каналы 1 — 1ы обращения к памяти, подключаемые через коммутатор 15 к блоку !7 контролируемой памяти. Синхронизация работы каналов осуществляется блоком 14 синхронизации и генератором 1 6 тактовых импульсов. Контроль блока 17 осуществляется последовательным подключением к нему каналов, что позволяет вести контроль блока 17 на максимально допустимой для него рабочей частоте и при различных сочетаниях адресов.

Устройство может работать в режимах контроля по модулю три, контрольного суммирования, сравнения с эталонной информацией. 1 з.п.ф-лы, 5 ил.

1238164

Изобретение относится к вычислительной технике и может быть использовано для контроля блоков памяти.

Цель изобретения — повышение достоверности контроля и быстродействия устройства.

На фиг. 1 представлена функциональная схема предложенного устройства; на фиг. 2 —. то же, блока синхронизации; на фиг. 3 — то же, дополнительного коммутатора контрольных каналов; на фиг. 4— то же, блока управления; на фиг. 5 — то же, генератора синхросигналов.

Устройство содержит (фиг. 1) каналы

11 — 1 обращения к памяти, каждый из которых состоит из счетчика 2, дешифратора 3, формирователя 4 сигналов цикла, блока 5 свертки по модулю три, блока 6 управления, коммутатора 7, блока 8 ввода информации, регистра 9 контрольной информации, блока 10 анализа ошибок, генератора 11 синхросигналов, первого 12 и второго 13 элементов ИЛИ.

Устройство также содержит блок 14 синхронизации, дополнительный 15 коммутатор и генератор 16 тактовых импульсов.

Устройство подключается к блоку 17 контролируемой памяти. Управляющий выход 18 блока 14 подключен к управляющему входу коммутатора 17.

Блок 14 синхронизации содержит (фиг. 2) генератор 19 одиночных импульсов, делитель

20 частоты, элемент ИЛИ 21, элемент И 22 и элементы 23 задержки, Коммутатор 15 содержит (фиг. 3) элементы И 24, предназначенные для коммутации информации передаваемой из блока 17 контролируемой памяти в каналы элементов

И 25, предназначенные для коммутации адреса и сигналов управления, элемент ИЛИ

26, предназначенный для объединения сигналов, передаваемых в блок 17 и триггеры

27, предназначенные для управления переключением элементов И 24 и 25.

Блок 6 управления каждого канала содержит (фиг. 4) первый 28, второй 29 и третий 30 генераторы одиночных сигналов, переключатели 31, предназначенные для установки режима работы канала, триггеры 32, регистр 33 начального адреса и элементы

И 34 — 39.

Генератор 11 синхросигналов содержит (фиг. 5) коммутатор 40, дешифратор 41, счетчик.42, элемент ИЛИ 43, элементы И 44 и 45, генератор 46 тактовой частоты и триггер 47.

При комплектации устройства (выборе его конкретной структуры) следует определить количество требуемых каналов обращения к памяти из соотношения N = где N —; F — максимальная рабочая частота контролируемых блоков памяти; f — рабочая частота каналов.

Для пояснения работы системы зададимся значением F=2 МГц, f= 1МГц, тогда N=2.

Устройство работает следующим образом.

Вначале при помощи переключателей 31 блока 6 управления каналы настраиваются на выполнение конкретного режима (контроля по модулю три, контрольного суммирования, сравнения с эталонным блоком или сравнения с эталонной перфолентой). В исходном состоянии сигналы тактовой частоты FTàêò от генератора 16 поступают на один из входов элемента И 22. На другой

10 вход элемента И 22 поступает разрешающий потенциал с элемента ИЛИ 21. Этот потенциал меняется на запрещающий только тогда, когда устройство обнаружит неисправность в проверяемых блоках 17 памяти. С выхода элемента И 22 сигнал поступает на вход генератора 19, вырабатывающего первоначальный сигнал пуска, и на вход делителя 20 частоты. С выходов делителя

20 сигналы частоты поступают соответственно на входы первого и второго каналов.

Далее организуется подключение контролируемого блока 17 то к одному, то к другому каналу контроля.

Рассмотрим работу устройства в одном из контрольных режимов, например в режиме контроля по модулю три.

25 При запуске устройства сигнал пуска с выхода генератора 19 поступает через элемент И 21 в блоки 6 управления обоих каналов. Пусть первым включился канал 1ь

В первом такте канал li передает со счетчика 2 через коммутатор 7, элемент И 25 и элемент ИЛИ 26 в блок 17 адрес (допустим А1) и сигналы управления. В этом же такте канал 1> получает из блока 17 через элемент И 24 и коммутатор 7 контролируемую информацию в регистр 9. После обмена информацией происходит переключение каналов путем установки триггера 27 в ноль, а триггера 27 в единицу. На своей рабочей частоте в работу вступает канал 1 . В первом такте происходят точно такие же действия, как и для канала 1ь но адрес в блок 17

4О поступит иной — тот, что содержится в счетчике 2 канала 12 (допустим — Б1). 3атем вновь происходит переключение каналов и т.д. Таким образом, каналы l i и 12, работая в оптимальных режимах, обеспечивают контроль блока 17 памяти на его ра45 бочей частоте, которая превышает рабочую частоту каналов (в данном случае в два раза) . В данном конкретном контрольном режиме во втором обращении информация из блока 17 поступит в блок 10 анализа ошибок для сравнения с информацией, хра5О нящейся в регистре 9 и принятой туда из блока 17 по этому же адресу в первом обращении к нему. Такие обращения и сравнения информации будут продолжаться до тех пор, пока в блоке 5 свертки по моду55 лю:три не выработаются контрольные коды адреса и данных. После этого они поступают в блок 10 для сравнения с контрольными кодами, полученными из блока 17. В случае равенства этих кодов в блок 6 передается

1238164

55

Формула изобретения сигнал, по которому в нем происходит выработка сигнала добавления единицы к содержимому счетчика 2, который поступает в него через элемент ИЛИ 12. Далее устройство переходит к выполнению аналогичной работы по следующему адресу.

Аналогично происходит работа в других контрольных режимах.

Во всех режимах работа каналов выполняется в пределах массива, ограниченного начальным и конечным адресами. Эти адреса устанавливаются оператором перед началом работы и могут быть как одинаковыми, так и различными (в пределах адресации контролируемого блока 17) . Циклическую проверку заданного массива организуют формирователи 4. Для этой цели формирователи в момент совпадения текущего и конечного адресов выдают сигнал установки канала в исходное состояние, затем организуют передачу начального адреса в счетчик 2 и вырабатывают сигнал поворотного пуска соответствующего канала.

Проверка блока 17 памяти при обращении устройств контроля к различным частям проверяемого массива обеспечивает его контроль при различных (непоследовательны) обращениях к нему. Например, если в первом канале установить начальный адрес проверяемого массива Аl, а во втором

Бl, то последовательность обращений к контролируемому блоку будет иметь вид Аl, Б l, Аl, Бl, А2, Б2, А2, Б2, АЗ, БЗ, АЗ, БЗ и тд.

Из данной последовательности видно, что в каждом обращении к блоку 17 памяти, происходящем на его рабочей частоте, происходит смена адресов от последовательности А к последовательности Б.

Реакция устройства при обнаружении неисправности в блоке 17 памяти во всех контрольных режимах будет одинаковой. Она состоит в выработке сигнала «Неисправность» блоком 10 анализа ошибок в том канале, который обнаружил эту неисправность. Этот сигнал поступит в этом канале в блок 6 и в блок 14 синхронизации на вход элемента ИЛИ 21. Блок 6 по этому сигналу произведет останов работы каналы и зафиксирует адрес и характер неисправности, а в блоке 14 синхронизации запрещающий сигнал с выхода элемента ИЛИ 21 поступит на вход элемента И 22 и обеспечит блокировку сигнала тактовой частоты. Работа устройства прекратится. В канале, который обнаружил ошибку, будет зафиксирован адрес и характер неисправности, в другом канале зафиксируется адрес, после которого происходило обращение с обнаруженной ошибкой. По этом данным возможен запуск устройства в условиях, которые привели к выявлению неисправности.

1. Многоканальное устройство для контроля памяти, содержащее канал обращения

50 к памяти, состоящий из счетчика, дешифратора, блока управления, коммутатора, блока ввода информации, блока анализа ошибок, генератора синхросигналов„ формирователя сигналов цикла, блока свертки по модулю три и регистра контрольной информации, вход которого соединен с первым выходом коммутатора, первый вход которого соединен с первым выходом счетчика, первым входом формирователя сигналов цикла и входом дешифратора, выход которого соединен с вторым входом коммутатора, второй выход которого соединен с первым входом блока анализа ошибок, второй вход и первый выход которого соединены соответственно с первыми выходом и входом блока управления, вторые выход и вход которого соединены соответственно с входом и первым выходом блока ввода игфор анни, второй выход которого соединен с I ретьим входом коммутатора, третий выход и четвертый вход которого являются соответственно первыми выходом и входом канала, пятый вход коммутатора соединен с выходом генератора синхросигналов, один из входов которого соединен с третьим выходом блока управления, четвертый выход которого соединен с вторым входом формирователя сигналов цикла, выход которого является вторым выходом канала, пятый выход блока управления соединен с первым входом блока свертки по модулю три, выход которого соединен с третьим входом блока анализа ошибок, четвертый вход которого соединен с выходом регистра контрольной информации и вторым входом блока свертки по модулю три, третий вход которого соединен с вторым выходом счетчика, отличающееся тем, что, с целью повышения достоверности контроля и быстродействия устройства, в него введены дополнительные каналы обращения к памяти, генератор тактовых импульсов, блок синхронизации и дополнительный коммутатор, а в каждый канал обращения к памяти введены первый и второй элементы ИЛИ, причем выход генератора. тактовых импульсов соединен с входом блока синхронизации, выходы первой группы которого подключены к первым входам первых элементов ИЛИ, выходы второй группы — к другим входам генератора синхросигналов, входы группы блока синхронизации соединены с выходами блоков анализа ошибки, а выход подключен к управляюшему входу дополнительного коммутатора, одни из входов и выходов которого подключены соответственно к четвертым выходам и шестым входам коммутаторов каналов, а другие входы и выходы являются входами и выходами устройства, второй вход первого элемента ИЛИ каждого канала соединен с выходом соответствующего формирователя сигналов цикла, выход второго элемента ИЛИ каждого канала подключен к входу соответствующего счетчика, первый вход является вторым входом канала, второй вход соединен с шес1238164

Составитель Б. Рудаков

Редактор А. Гулько Техред И. Верес Корректор Г. Решетник

Заказ 3299/54 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4 тым выходом соответствующего блока управления, третий вход которого соединен с выходом соответствующего первого элемента

ИЛИ.

2. Устройство по п. 1, отличающееся тем, что блок синхронизации содержит генератор одиночных импульсов, делитель частоты, элементы задержки, элемент ИЛИ и элемент И, первый вход которого соединен с выходом элемента ИЛИ, а выход элемента И соединен с входом генератора одиночных импульсов и с входом делителя частоты, выходы которого соединены с входами элементов задержки, выходы которых а также делителя частоты и выход генератора одиночных импульсов являются выходами блока, входами которого являются второй вход элемента И и входы элементов ИЛИ.