Устройство для контроля памяти

 

Изобретение относится к вычислительной технике и может быть использовано для контроля полупроводниковых оперативных и постоянных запоминающих устройств. Целью изобретения является расширение функциональных возможностей за счет контроля блоков оперативной и постоянной памяти и повышение надежности устройства. Устройство для контроля памяти содержит регистры адреса 1, 2, 6, коммутаторы 3, 18, блок 13 микропрограммного управления, блоки формирования данных 5 и импульсов записи и чтения 9, регистр 10 числа, блоки 11, 14., 15 сравнения, блок 12 останова, блок 10 задания частот, блок 20 контроля по модулю два, регистры сдвигаюш.ий 21, начального 22 и конечного 23 адресов, команд 24 и результатов контроля 25, блок 26 сопряжения . Перед началом работы управляющая ЭВМ через блок 26 сопряжения загружает регистры 21-25. По команде с регистра 24 запускается блок 13 микропрограммного управления , формирующий контролирующий тест. При .обнаружении ошибки блоком 11 сравнения формируется сигнал прерывания. В устройстве обеспечивается режим самоконтроля путем выдачи тестовых воздействий с выходов коммутатора 18 на информационные входы устройства. Предлагаемое устройство обеспечивает возможность управления процессом контроля с помощью ЭВМ. 7 ил. $ (Л ю со О5 ел О1 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

150 4 G 11 С 29 00

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ilgwu ã ð,, ОПИСАНИЕ ИЗОБРЕТЕНИЯ !-, Н А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ @41ф (21) 3767672/24-24 (22) 13.07.84 (46) 07.06.86. Бюл. № 21 (72) С. И. Борзенков и Н. Т. Костин (53) 681.326.7 (088.8) (56) Авторское свидетельство СССР № 945904, кл. G 11 С 29/00, 1982

Авторское свидетельство СССР № 934553, кл. G 11 С 29/00, 1982. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для контроля полупроводниковых оперативных и постоянных запоминающих устройств.

Целью изобретения является расширение функциональных возможностей за счет контроля блоков оперативной и постоянной памяти и повышение надежности устройства.

Устройство для контроля памяти содержит регистры адреса 1, 2, 6, коммутаторы 3, 18, „„SU„„1236558 А1 блок 13 микропрограммного управления, блоки формирования данных 5 и импульсов записи и чтения 9, регистр 10 числа, блоки 11, 14., 15 сравнения, блок 12 останова, блок

10 задания частот, блок 20 контроля по модулю два, регистры сдвигающий 21, начального 22 и конечного 23 адресов, команд 24 и результатов контроля 25, блок 26 сопряжения. Перед началом работы управляющая

ЭВМ через блок 26 сопряжения загружает регистры 21 — 25. По команде с регистра 24 запускается блок 13 микропрограммного управления, формируюший контролирующий тест. При .обнаружении ошибки блоком 11 сравнения формируется сигнал прерывания.

В устройстве обеспечивается режим самоконтроля путем выдачи тестовых воздействий с выходов коммутатора 18 на информационные входы устройства. Предлагаемое устройство обеспечивает возможность управления процессом контроля с помощью ЭВМ. 7 ил.

1236558 устроиств или систем контроля, пятыи вход

31 устройства, предназначенный для приема сигналов внешней тактовой частоты, первый выход 32 устройства, предназначенный для выдачи в блоки памяти сигналов записи и чтения, второй выход 33 устройства, предназначенныЙ для выдачи адреса в контролируемую память, третий выход 34 устройства, предназначенный для выдачи данных в контролируемую память, четвертый 35 и пятый 36 выходы устройства, предназначенные соответственно для выдачи сигналов о наличии неисправности и начале нового цикла контроля и используемые при работе устройства в составе других устройств и систем контроля.

Блок 4 управления содержит (фиг. 2) счетчик 37, дешифратор 38, сдвигающий регистр 39, первый 40, второй 41, третий 42, четвертый 43 и пятый 44 коммутаторы.

Блок 5 формирования данных содержит (фиг. 3) вход 29 эталонных данных, выход

34 контрольных данных, первый 45 и второй

46 регистры данных, первый 47, второй 48 и

4с

Изобретение относится к вычислительной технике и может быть использовано для контроля полупроводниковых оперативных и постоянных запоминающих устройств.

Цель изобретения — расширение функциональных возможностей за счет контроля блоков оперативной и постоянной памяти и повышение надежности устройства.

На фиг. 1 приведена схема предлагаемого устройства; на фиг. 2 — схема блока управления; на фиг. 3 — схема блока форми10 рования данных; на фиг. 4 — схема блока формирования импульсов записи и чтения; на фиг. 5 — схема блока останова; на фиг. 6— схема блока микропрограммного управления; на фиг. 7 — схема блока задания частот.

Устройство для контроля памяти содержит (фиг. 1) первый 1 и второй 2 регистры адреса, первый коммутатор 3, блок 4 управления, блок 5 формирования данных, третий регистр 6 адреса, первый элемент И 7, триггер 8, блок 9 формирования импульсов 2о записи и чтения, регистр 10 числа, первый блок 11 сравнения, блок 12 останова, блок 13 микропрограммного управления, второй 14 и третий 15 блоки сравнения, второй

16 и третий 17 элементы И, второй коммутатор 18, блок 19 задания частоты, блок 20 контроля по модулю два, сдвигаюший регистр 21, регистры начального адреса 22, конечного адреса 23, команд 24, результатов контроля 25, блок 26 сопряжения, первый вход 27 устройства, предназначенный для приема контролируемых данных, второй вход 28 устройства, предназначенный для обмена информацией с управляющей ЭВМ или пультом управления, третий вход 29 устройства, предназначенный для приема эталонных данных, четвертый вход 30 устройства, предназначенный для приема сигнала внешнего запуска при работе устройства в составе других третий 49 коммутаторы, третий 50 и блок 51 ус» лителей

Блок 9 формирования импульсов записи и чтения содержит (фиг. 4) первый 52 и второй 53 элементы И, первый 54 и второй 55 усилители, триггер 56.

Блок 12 останова содержит (фиг. 5) вход

30 для внешнего запуска, выход 35 для сигнала о неисправности, выход 36 для сигнала о начале нового цикла контроля, триггер 57, первый 58, второй 59 и третий 60 элементы

ИЛИ, первый 61, второй 62, третий 63 и четвертый 64 элементы И.

Блок 13 микропрограммного управления содержит (фиг. 6) счетчик 65 адреса, блок 66 постоянной памяти (выполненной, например, на основе микросхемы 556PT7), дешифратор

67, регистр 68 управляющих триггеров, триггер 69, блок 70 контроля по модулю два, первый 71, второй 72, третий 73 и четвертый 74 элементы И.

Блок 19 задания частот содержит (фиг. 7) вход 31 внешней тактовой частоты, генерагор 75 тактовой частоты, первый 76 и второй

77 элементы И, элемент ИЛИ 78, счетчик

79 и коммутатор 80.

Устройство работает следующим образом.

Перед началом работы соответствуюьцие входы — выходы устройства коммутируются с выходами — входами контролируемого блока памяти. Затем управляющая ЭВМ начинает выполнение контрольной программы. Для этого в устройство по интерфейсу через блок 26 сопряжения поступает соответствующая информация: в регистр 22 — начальный адрес контролируемого массива памяти, в регистр 23 — — конечный адрес контролируемого массива, в регистры 45 и 46 блока формирования данных — начальные проверочные коды, в регистр 24 — код команды, определяющий режим работы устройства при контроле памяти (тип выполняемого теста, рабочую частоту контроля, циклический или одиночный режим контроля). Команда поступает в устройство последней. Сигнал записи, фиксирующий ее прием в регистр 24, транслируется из него далее в блок 12 останова. Последний устанавливает в «1» триггер

57, обеспечивающий подачу рабочей частоты через элемент И 64 в устройство, и поступает в блок 13 микропрограммного управления. В этом блоке данный сигнал обеспечивает прием кода назначенного теста из регистра 24 команд в счетчик 65 адреса и включает частоту, поступающую с выхода элемента И 73 в качестве сигнала «+1» к содержимому счетчика адреса и на опрос дешифратора 67. С этого момента начинает выполняться микропрограмма.

Из блока постоянной памяти выбираются коды, соответствуюгцие назначенной микропрограмме, которая зависит от типа назначенного контролируюшего теста. Эти коды поступают на дешифратор 67, сигналы с которого устанавливают в соответствующее положе1236558

55 ние триггеры регистра 68. Управляющие потенциалы этах триггеров поступают в блоки устройства и подготавливают выполнение назначенного контрольного режима. В конце выполнения микропрограммы частота, поступающая в счетчик 65 и дешифратор 67, отключается путем установки триггера 69 в «О» и включается частота, поступающая с выхода элемента И 72 в блок 4 управления. Этим действием управление от блока 13 передается блоку 4, который осуществляет управление назначенным контрольным режимом.

Выполнение микропрограммы сопровождается контролем выбираемых из постоянной памяти кодов по модулю два с помощью блока 70. Если неисправность в ходе программы не фиксируется, то далее выполняется контрольный режим. В том же случае, когда неисправность фиксируется и сигнал об этом с выхода элемента 71 поступает в регистр 25, блоком 26 сопряжения обеспечивается выдача в ЭВМ сигнала прерывания. По этому сигналу обеспечивается выполнение подпрограммы, повторяющей назначение контрольного режима.

Если и при повторе фиксируется неисправность, то ЭВМ сообщает об этом оператору.

При передаче управления блоку 4 начинается выполнение режима в соответствии с временной диаграммой, реализуемой счетчиком

37 и дешифратором 38. Сигналы с данного дешифратора поступают на коммутатор 40, где они коммутируются в соответствии с назначенным режимом при помощи потенциалов, поступающих из блока 13 и, в ходе выполнения контроля, сигналами, поступающими из блоков 14 и 15 сравнения. Сигнал из блока

14 предварительно проходит селекцию с помощью сдвигающего регистра 39 и коммутатора 41, Селекция вызвана различным количеством циклов проверки заданного массива памяти в различных контрольных тестах.

Адреса контролируемых ячеек памяти в коде теста формируются с помощью первого

1, второго 2 и третьего 6 регистров адреса.

Разрядность первого регистра определяется числом строк (т), а разрядность второго регистра числом столбцом (n) проверяемой матрицы. Разрядность третьего регистра равна разрядности проверяемого блока памяти (Р). Между этими величинами существует соотношение Р=т+и. Блок 12 сравнения в устройстве служит именно для фиксации момента равенства для данного соотношения.

Кроме того, котда регистры 1 и 2 заполняются синхронно, данный блок фиксирует момент нахождения в регистре 6 адреса «диагонали» контролируемой матрицы памяти. Блок 4 сравнения фиксирует момент равенства текущего и конечного адресов. При помощи элемента И 17 достигается определение момента равенства текущего, базового и конечного адресов, что происходит при окончании проверки заданного массива. Элементы И 7 и 16 предназначены для соот5

1О

40 ветствующей коммутации регистров адреса при выполнении тестов с различными вариантами перебора адресов. Выдача конкретного адреса в контролируемую память происходит через коммутатор 3, управляемый триггером 8.

Формирование контрольных данных происходит в блоке 5 с помощью регистров

45 и 46, информация в которые первоначально поступает из ЭВМ. Информация в этих регистрах изменяется под воздействием сдвигающих импульсов, поступающих из блока 4 управления. В цепи переноса этих регистров включены коммутаторы

47 и 48. Они позволяют формировать в регистрах кроме простых кодов («0....0», «1.....1», шахматный код, бегущая «1», бегущий «О» и т. д.) псевдослучайные последовательности. Контрольный код в блоке 5 формируется как за счет указанных изменений в регистрах, так и за счет возможности подключения к выходу блока при помощи коммутатора 49 то одного, то другого регистра.

Коммутаторы 47 и 48 управляются блоком 13 микропрограммного управления, коммутатор

49 управляется как блоком 13, так и блоком

4 управления, осуществляющего переключение триггера 50, выход которого подключен к управляющему входу коммутатора. Кроме того, на выход блока может подключаться информация, поступающая из эталонного блока (вход 29) . Это используется при контроле блоков постоянной памяти методом эталонного сравнения. Сформированный код выдается в контролируемую память с выхода 3 через усилители 51.

Формирование импульсов записи и чтения происходит в блоке 9. Импульсы записи и чтения появляются на выходах элементов И 52 и 53. Условием их появления является отсутствие блокировки из блока 13, соответствующее состояние триггера 56 и наличие опроса элементов 52 и 53 из блока 4 управления.

Импульсы записи и чтения поступают в контролируемые блоки памяти через усилители

54 и 55.

В процессе контроля предварительно записанная в контролируемые блоки информация считывается и через вход 27 поступает в регистр 10 числа. С выхода этого регистра данные поступают в блок !1 сравнения и в блок 20 контроля по модулю два. В блоке

11 происходит сравнение контрольных данных, поступающих из блока 5, и данных, принятых из контролируемой памяти. В блоке

20 контролируемая информация проверяется по модулю два (например, при контроле постоянной памяти). Если неисправность данными блоками не фиксируется, то устройство продолжает работу по выполнению установленного контрольного режима. Конец работы по данному режиму фиксируется появлением сигнала на выходе элемента И 17. Это происходит при сравнении адресов в блоках 14 и

12385 8

Фор.!(ула изобретег(ия

15. Этот сигtt3;t nocTVпает 15 6 10к 12 ÎcTB loB 3 . H p H O T C V T C T B H H 6,)1 о к и р О в к И i(H K. t Lt it (C K O I выполнения кон-.роля он поступает с выхода элемента И 61 в регистр 25 результатов контроля и да.!ее в блок 2(), который организует .рсрывяние ЭВМ. ..!о данному прерbJBBHHIo ЭВ) назначает onlic3II!Ihl i Обра()ом выполнение следующего контрольного тестя. выполнение которого определено кон.рольНОИ 11 Pot Р 2 М МОЙ. (, Ко)!Чянкс KOHTPO IbHOH прогр ям 4 ht (риксг!руется ЭВМ, .t(OTopnя ТIÇYNe сообц(яе г 06 BTGM otleptiтopv, В случа(: обнаружения неис;!равностей в

1 1 lvl H .0 Bhlp362. hlBBCTся Соо ГBB.CTBу!ОlцИй СИГ112;1 .. И CHJ Í2)thl постх n2io B блок 12 и при отсутствии блокироьки неис-!

)р313ностей! 0(."l янявливают p260Tv i!cT)poéc tВ2 путем установки в:<О» триггера 57 через элемент И,(1И 59), блокируя поступле11ке частоты в устройсяBo, поступают B регистр 25.

Далее следует прерыва;iHC ЭВМ, которая выходит на требyeMvlo подllpol )ямх! ., ilo,тп1)ОГ рамм а определяется кодом прерывания, сфор.ivIHpoB3HI10M B p(rHcTpl 25)

Подпрограмма выполняется;0 заложенномуу алгоритм, и может получить доно, гнительные данные для анализа контроля; сосчитягь данные из блока 5, контролируемые данные из регистра 10 и адрес неисправности из коммутатора 3. C целью уточнения характера неисправно ти и ее локализации программной могут бьп ь казна,.*c, thi;Ieобходкмые контрольные тесты. Вся информац i)I o результатах контроля выдается оператору с помощью перифери и ного (:борудован ил, 1)ад— клto te«itoi.о к ЭВМ.

Рабочая частота контроля задается B блоке 19 задания частот. Это о)1ределяется коItpHtI51TtiI) l в pErncTp 24 Kol 1..1:I gh! KoTO);hl É управляет KoMMóòàòîðîì 80, подключающим соответствующкй выход счетчика 79. Частота на данный счетчик может поступать к2к с внутреннего 75. так и Bllenlnего геневатoi>2 такт()вой частоты.

Кроме выполнения контрольных гестов. устройство обеспечивает проверку 110 тестам

c3MoKoHTp0 IH. Дл)i э3 01 0 ЭБМ;!3)зня-:Hi T

TccT hl, n p 0 B (p 5l Io IIJ, 3 (: B hI L) 2 60 f Kу H t! @o p l t 2 t t H I1., 110(т упа!011\Си B KoíTpo. Iкр "pM, 10 n3!;Iять: (1 ",— рес., данные, сигналы записи к чтении. (. э-.ой целью в устройство ввел ны коммутагор 18 и сдниГя!Оц!ий регистр 21. Г1ри проверке р3боты схем формирования ад )ecà и цян!11!х

ЭВМ задаег одинаковые законы кх изменения и подклк)чает выход 33 (адрес) с и.)! lcщью коммутя горя 18 к входу данны ; 27.

ЗатЕМ ЗянускяЕтея рЕжИМ Cp2BilCHv)Н ядр )С;1 с данными, вь!работаннь)ми блоком 5. Ис(;)за!!ность проверяемых частей ус;ройствя фиксируется т3к, как к при оп!)еде ICLIHH работо(:1!сС06НОСTИ КоilгрОЛИpу(".ЛОЙ П3;vlяTИ.

При проверке выдачи сигналов заик(:: 3) чтения работа проискo!IHT следу)оп(и 06разом.

ЭВМ назначает выполнение одиночного цикла. например записи. Время появления сигнала записи фиксируется на сдвигающем регистре 21 позиционным кодом за счет подачи на «его в определенное время сдвигающих импульсов из блока 13. Далее этот код коммуткруется с помощью коммута —;îðà 18 с входом

27, à "àòåì :н — а блоке 11 происходит сравнение этого кода с заранее определенным кодом, который передается из ЭВМ в регистры блока

5, Подобным образом определяется и правкльнocTt выдачи сигнала чтения.

Ус-ройство для контроля памяти, содержягц== блок микропрограммного управления, первый и второй выходы которого соединены соответственно с одним входом блока формирования импульсов записи и чтения и с пер-1,- вым входом первого элемента И, выходы пcðâîH и второй груг)п блока микропрограммного управления подключены к входам первой rpvfilihl блока формирования данных и

y правления, Bbtxo, tbl IlcpBQH, BTopoH, третьей, четвертой H пятой групп которого соединены соответственно с информационILlMH входами первого, второго и третьего регистрог> адреса, с другими входами блока формирования импульсов запи:и и чтения и с вхо.,ямк второй группы блока формкрования данных, первый выход блока .;. явления под (! ключен к входу тригг ря, я зтсрой выход

СОЕДИНЕН С IiePL),»IIV B ÕOÄO:it б.l(K3 ОСТ3НОВ3, втОрОИ вход которого явля= тс" входом внеш1:(Io запуска устройства, тоеткй вход подкл!очен к выходу первого блока сравнения, выходы первой группы соединены с входами

ii(:рвсй группы блока микропрограммного управления, 3 первый и второй выходы являются соо.гветственно выходом неисправносги и начала цикла устройства, выход триггера подключен к управляющему входу первого коммутатора, информационные входы первой, второй и третьей гпупп которого соединены соответственно - вь)ходами первого, Bòoð0ãî и -,ретьего регистров адреса, а выход» являются адресными выходами vcTpoHcTвя, входы п()рвой груггпы первого блока сравlI"Hия подключены к выходам первой груп)1. 6;!0К3 формирования дян litx, выходы второй i руппы которого являются Hнформацион)ыми выходами устройства, 2 входы третьей

ГР; ilnlз! BTOP!itÌÊ ИнфОРМ2ЦИОННЫМИ BXOдами устройства, входы второй группы первого блока сравнения соединены с выходами рег-!стгя числа., входы которогo являются первы)хи информационными входами у тройства, 3hlx0д блока ф))рмировяния HMn) IbcoB 33nHси и г..ечия является выходом записи-чтения ,стройстпя, управляющий выход первого регистра ядпсса подключен к второму входу первого: — л)!с!5!BHT2 И, выход которого соединен

С УГ:1) Ы ВЛ 310! Ll HM ВХОДОМ ВТОРОГО РЕГКСТР3 3Д1236558 олг /5 к5 к9олг/5к f реса, отличающееся тем, что, с целью повышения надежности устройства, в него введены второй и третий блоки сравнения, второй и третий элементы И, второй коммутатор, блок задания частоты, блок контроля по модулю два, сдвигающий регистр, регистры начального и конечного адресов, регистр команд, регистр результатов контроля и блок сопряжения, причем входы первой группы блока сопряжения соединены с выходами регистра числа и входами блока контроля 10 по модулю два, выход которого подключен к четвертому входу блока останова, входы второй группы блока сопряжения соединены с входами первой группы второго блока сравнения и второго коммутатора и с выходами

15 первого коммутатора, а входы третьеи и четвертой групп подключены к выходам регистра результатов контроля и к выходам первой группы блока формирования данных соответственно, выходы блока сопряжения соединены с входами регистров конечного и начального адресов, регистра команд и с входами четвертой группы блока формирования данных,а двунаправленные входы (выходы являются входами) — с выходами сопряжения устройства, выходы регистра конечного адреса подключены к входам второй группы второго блока сравнения, выход которого соединен с первым входом блока управления и с первым входом третьего элемента И, второй вход которого подключен к выходу третьего к8 omr блока сравнения и к второму входу блока управления, а выход соединен с пятым входом блока останова, выходы регистра начального адреса подключены к входам второй группы блока управления, выходы регистра команд соединены с входами второй группы блока микропрограммного управления, с входами первой группы блока останова и с входами группь| блока задания частот, вход которого является тактовым входом устройства, а выход подключен к шестому входу блока останова, выходы второй группы которого соединены с информационными входами регистра результатов контроля, управляющий вход которого подключен к третьему выходу блока микропрограммного управления, четвертый выход которого соединен с первым входом второго элемента И, а выходы третьей и четвертой групп подключены соответственно к входам второй группы второго коммутатора и к информационным входам сдвигающего регистра, выход второго элемента И соединен с управляющим входом третьего регистра адреса, а второй вход подключен к управляющему выходу второго регистра адреса, входы первой, второй и третьей групп третьего блока сравнения соединены с выходами первого, второго и третьего регистров адреса соответственно, выходы второго коммутатора подключены к первым информационным avoдам устройства. а управляюший вход соединен с выходом записи-чтения устройства. кб

1236558

gm 4

om4 om4 о/// Л от 4

om /,У

om Я

om /,7

4/иг.3

ЯО ат gO

om8

m /7

omГ пт //

om

orn

07l {У

1236558 к/б кФ кФ/к7

omg

Составитель О. Исаев

Редактор М. Бланар Техред И. Верес Корректор A. Обручар

Заказ 3015/56 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4