Цифровой фазовращатель

 

Изобретение относится к радиотехнике и может быть использовано в качестве дополнительного элемента систем автоматического регулирования по частоте, фазе или временной задержке . Цель изобретения - повышение точности регулирования фазы. Устройство содержит счетчик 1, блок 2 сравнения , фазозадакнций бЛок 3, D-триггеры 4 и 5, делитель 6 частоты и выходной блок 7. Цель изобретения достигается благодаря тому, что осуществляется точное управление фазой сигнала низкой частоты на выходе управляемого делителя 6 частоты. В выходном блоке 7 реализуется цифровое суммирование или вычитание сигналов с точнорегулируемой фазой иизкой частоты и груборегулируемой фазой высокой частоты с выхода схемы вращения. На выходе блока формируйтся импульсы, средняя частота следования которых равна сумме или разности высокой или низкой частот. Точность регулировки фазы определяется минимальным дискретом управления фазы низкочастотного сигнала. Это позволяет уменьшить дискрет ре- . гулировки фазы сигнала без повышения частоты опорного сигнала. 1 з.п. ф-ы, 2 ил. (Л tc со со О) со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ!У БЛИН

„„SU„„1239630 А 1 (я) 4 G 01 В 25/04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делАм изОБРетений и ОткРытий с

jCF!"м е38 э, Я

)У !

ВМЬЛЫО I"ÛÀ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ ходной блок 7. Цель изобретения достигается благодаря тому, что осу ществляется точное управление фазой сигнала низкой частоты на выходе управляемого делителя б частоты. В выходном блоке 7 реализуется цифровое суммирование или вычитание сигналов с точнорегулируемой фазой низкой частоты и груборегулируемой фа эой высокой частоты с выхода схемы вращения. На выходе блока формируйт ся импульсы, средняя частота следования которых равна сумме или разности высокой или низкой частот, Точность регулировки фазы определя" ется минимальным дискретом управления фазы низкочастотного сигнала.

Это позволяет уменьшить дискрет ре . гулировки фазы сигнала без повышения частоты опорного сигнала. з.п. ф-ы, 2 ил. (2!) 3824438/24-21 (22) 17 ° 12,84 (46) 23 ° 06.86, Бюл. У 23 (72) А. Г. Колышкин и С. Н. Малюков (53) 62!.317.77(088,8) (56) Авторское свидетельство СССР

У 1084971, кл. Н 03 Н 7/8, !983.

Авторское свидетельство СССР !

) ) 150576, кл. G 01 В 25/04, 1984. (54) ЦИФРОВОЙ ФАЗОВРАЩАТЕЛЬ (57) Изобретение относится к радиотехнике и может быть использовано в качестве дополнительного элемента систем автоматического регулирования по частоте, фазе или временной задержке. Цель изобретения - повышение точности регулирования фазы. устрой ство содержит счетчик !, блок 2 сравнения, фазозадающий бЛок 3, D-триггеры 4 и 5, делитель 6 частоты и вьгОПИСАНИЕ ИЗОБРЕТЕНИЯ ц

Ф 12

Изобретение относится к радиотехнике и может быть использовано в качестве дополнительного элемента систем автоматического регулирования по частоте, фазе или временной задержке.

Цель изобретения - повышение точности регулировки фазы. указанная цель достигается тем, что осуществляется точное управление фазой сигнала низкой частоты на выхоце управляемого делителя частоты.

В выходном блоке реализуется цифро вое суммирование или вычитание сигналов с точнорегулируемой фазой низкой частоты и груборегулируемой фазой высокой частоты с выхода схемы, вращения. На выходе блока формируются импульсы, средн частота следо ванин которых равна сумме или разно" сти высокой и низкой частот, а точность регулировки фазы определяется минимальным дискретом управления фазы низкочастотного сигнала. Это поэволяет.уменьшить дискрет регулировки фазы сигнала беэ повышения частоты опорного сигнала.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2пример конкретного выполнения схемы управляемого делителя частоты.

Цифровой фазовращатель (фиг. 1) содержит счетчик 1, выходы которого подключены к первым входам блока 2 сравнения, вторые входы которого соединены с выходами фаэоэадающего блока 3, информационный вход которого соединен с шиной управляющих сигналов., причем основной и сопряженный выходы блока 2 сравнения подключены к информационным входам первого 4 и второго 5 Э-триггеров, тактовые входы которых соединены со счетным вхо дом счетчика 1 и шиной опорного сигнала, выход D--триггера 4 подключен к тактовому входу управляемого делителя 6 частоты и первому тактовому входу выходного блока 7, к второму . тактовому входу которого подключен выход D-триггера 5, выход выходного блока 7 соединен с выходной шиной, вход уцравления подключен к шине управляющих сигналов, а информационный вход выходного блока 7 соединен с вы» ходом управляемого делителя 6 частоты, информациОнныи вход которОго подключен к шине управляюших сигналов.

Управляемый делитель 6 частоты (фиг. 2) содержит ш-разрядный сдвиговый ре39630 2

18

° 5

ЗО

4О

5Î

55 гистр 8, тактовый вход которого соединен с тактовым входом управляемо го делителя 6 частоты, тактовым вхо дом генератора 9 одиночных импульсов и тактовым входом второго сдвигового регистра 1О, выход которого соединен с управляющими входами m-разрядного сдвигового регистра 8 и m-разрядного регистра 11 памяти, выходы разрядов которого подключены к информационным входам m-разрядного сдвигового регистра 8, выход которого соединен с выходом управляемого делителя 6 частоты.и управляющим входом генератора

9 одиночных импульсов, выход которо го подключен к информационному входу второго сдвигового регистра 10, причем вход записи регистра 11 памяти соединен с информационным входом управляемого делителя 6 частоты.

Предлагаемое устройство работает следующим образом.

На счетный вход счетчика 1 посту» пают- входные импульсы с шины опорного сигнала с частотой повторения Гщ

При этом происходит периодическое изменение кода„ записанного в счетчике 1, с периодом К /Гон, где Ккоэффициент пересчета счетчика 1.

Изменяющийся код А с выходов разрядов с:четчика 1 поступает на первые входы блока 2 сравнения, на вторые входы которого поступает код В ..с выходов фазозадающего блока 3. На выходах Р и Р блока 2 сравнения син хроннс с моментами совпадения вход ных коДов Ai и В,(фОрмируются импуль» сы с частотой повторения ьых, = Гс, /К, сдвинутые друг относитепьно друга на полпериода частоты свих, Кроме полезных импульсов на выходах

Р и Р" блока 2 сравнения могут возникнуть паразитные импульсы, наличие которых обусловпено влиянием конечных задержек и:времени срабатывания реальных элементов устройства, а также и нестабильностью вследствие влияния температуры, напряжения пита ния и т.д. Для фильтрации паразитных импульсов сигналы Р и Р" с выходов блока ? сравнения подаются на ин" формационные входы первого основного

4 и второго сопряженного 5 D-триггеров>на тактовые входы которых подает

"я сигнал опорной частоты Гоп

Таким образом, на выходах d и d+

D-триггеров 4 и 5 формируются импупь сы, состветствующие полезным состав ьыхо Ььхо

Кг

15 где К - коэффициент деления управляемого делителя частоты, при данной конкретной реализации равен числу разрядов сдвиго20 ного регистра 8.

3 123 ляющим сигналов P и Рл с выходов блока 2 сравнения.

Изменение кода на выходах фаэозадающего блока 3 в соответствии с поступающим на его вход управляющим кодом с шины управляющих сигналов вызывает изменение фазы сигналов d H й" на входах D-триггеров 4 и 5 с ми360 нимальным дискретом аptttLn С выК л 10 хода D-триггера 4 последовательность импульсов поступает на тактовый вход управляемого делителя 6 частоты (фиг. 2) и с него на вход m-разрядного сдвигового регистра 8, у котоm

poro — 2 Разрядон, взятых подряд

m 3m например, от — до †), находятся в состоянии логической единицы, а остальные его разряды — в состоянии логического нуля. Синхронно с импульсами сигнала 6, имеющими частоту следования Гь х, происходит последовательное перемещение области еди- 25 ничных состояний к выходу сднигоного регистра 8. Через m периодов час4 тоты -Гьых,-на выходе последнего раз ряда ш-разрядного сдвигового регистра, З0 а следовательно, и на выходе управляемого делителя частоты нулевое логическое состояние изменится на единичное, которое подтверждается в ш 35 течение — периодов частоты Гщ„х

Затем вновь на выходе сдвигового регистра 8 и соответственно на выходе управляемого делителя 6 частоты установится состояние логического нуля. 40

При этом синхронно с последующим им пульсом последовательности d. запустится генератор 9 одиночного импульса, на выходе которого сформируется одиночный импульс длительностью, равной 45 периоду Г ых, который поступит на вход второго сдвигового регистра 10, ш и с задержкой равной — - 2 периодов

Ф

4 частоты Гщ„, логическая единица по- N явится на выходе второго сдвигового регистра 10 и, поступив на управляющие входы сдвигового регистра 8 и регистра ll памяти, разрешит установку сдвигового регистра 8 в нормальное 55 состояние, и заблокирует изменение информации, записанной в регистр памяти. Следующим импульсом сигнала d

9630 4 (m-й импульс от начала рабочего цик ла управляемого делителя 6 частоты) и сднигоный регистр 8 перепишется начальный код из регистра 11 памяти и цикл работы управляемого делителя частоты повторится сначала. При этом на выходе управляемого делителя 6 частоты формируется последовательность импульсов со скважностью Я-2 и частотой следонания

Для изменения фазы сигнала частоты F на выходе управляемого делителя

6 частоты достаточно сдвинуть исход ное положение области единичного состояния в сдвиговом регистре 8 влево или вправо путем соответствующего изменения кода управления фазой в регистре 11 памяти. При этом минималь ный дискрет управления фазой сигнала

F на выходе управляемого делителя 6 частоты определяется сдвигом области единичного состояния в сдвиговом ре» гистре 8 на один разряд, что соответствует изменению временного положения импульсов сигнала F относительно ис-. ходного на период следования импульсон сигнала d. Следовательно, значение минимального дискрета управления фазой сигнала F можно определить из выражения

АР 2 1 21>i л „„= хо

С выхода управляемого делителя 6 частоты сигнала низкой частоты F no дается на информационный вход выход™ ного блока 7, на тактовые входы которых подаются сигналы d u d с выходов D-триггеров 4 и 5 частотой сле дования fq», а на вход управления хо в выходного блока 7 подается сигнал с шины управления, определяющий сумми рование или вычитание частот 1 ы„ и

F. В случае сложения частот fgb,„, и F в соответствии с описанием работы выходного блока 7 среднее значение! 239б.30 частоты на выходе выходного блока 7 равно заданному значению частоты алых f@lxо + Р а среднее эа период частоты Р эначе ние фазы сигнала частоты 1ыщ относительно сигнала частоты Г qp,равно

76 2 ,,/к, + ь= гце „- разность фаз попарно взятых импульсов частоты Гср и Гы„„, При изменении фазы сигнала частоты F с минимальным дискретом 2 )7

Кр произойдет изменение на единицу значения, равную 3, в этом спучае сред 2 > нее значение фазы сигнала частоты

Г „ .также изменится с минимальным дискретом

К у. — 2112. 2)i - F

7I — — l

Ki

Причем величина изменения фазы ь может быть получена сколь угодно малой при F --) О, в то время как для известного устройства дискрет

QjP регулировки фазы не может быть полуЬЫХ о, чен меньше, чем 4 f = 2Ч

О

Следовательно, при равных f on u

f Ьыхпредлагаемое устройство обеспечивает -повышение точности регулировки фазы.

Формула изобретения

I. Цифровой фазовращатель, содержащий счетчик, выходы которого подключены к первым входам блока сравнения, вторые входы которого соедииены с выходами фазозадающего блока, информационный вход которого соединен с шиной управляющих сигналов, причем основной и сопряженный выходы блока сравнения подключены к информационным входам первого и второго

D-триггеров, тактовые входы которых соединены со счетным входом счетчика и шиной опорного сигнала, выходы первого и второго D-триггеров подключе ны соответственно к первому и второ» .му тактовым входам выходного блока, вход управления которого подключен к шине управляющих сигналов, а выход выходного блока является выходом фа эовращателя, о т л и ч а ю щ и йс я тем, что, с целью повышения точности регулировки фазы, введен управляемый делитель частоты, такто» вый вход которого соединен с выходом первого D-триггера, информационный вход управляемого делителя частоты подключен к шине управляющих сигна лов, а его выход соединен с информационным входом выходного блока.

2. Фаэовращатель по п. l, о т л и ч а ю щ и й,с я тем, что управляемый делитель частоты состоит из первого сдвигового регистра, тактовый вход которого соединен с так товым входом управляемого делителя частоты, тактовым входом генератора одиночных импупьсов и тактовым вхо дом второго сдвигового регистра, выход которого соединен с управляющими входами первого сдвигового регистра и регистра памяти, выходы разрядов которого подключены к иифор мационным входам первого сдвигового регистра, выход которого соединен с выходом управляемого делителя часто ты и управляющим входом генератора одиночных импульсов, выход которого подключен к информационному входу второго сдвигового регистра, причем вход записи регистра памяти соединен с информационным входом управляемого делителя частоты, l 239630

Фиа 2.Составитель В. Шубин

Редактор Л. Гратилло Техред М.Ходанич Корректор Г..Решетники

Тирам 728 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

j.13035; Москва, Ж-35, Раушская наб., д. 4/5

Заказ 3391/45

Производственнополиграфическое предприятие, г. Ужгород, ул. Проектная, 4