Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано при делении п-разрядных чисел. Увеличение быстродействия устройства обеспечивается за счет формирования в каждом цикле начального значения К-разрядного частного и его последующей корректировки. Устройство Jсодержит регистры делимого и делителя , блок деления, умножитель, вьгчитатель остатка, первый, второй, третий и четвертый узлы элементов И,S сумматоров, элемент НЕ, первый и второй мультиплексоры, S вычитателей, узел кратных, шифратор вычитателей, шифратор сумматоров, первый и второй узлы элементов ИЛИ, блок управления, буферный регистр, узел коррекции, демультиплексор, регистр частного и выход окончания работы устройства. Данное устройство может быть использовано в электронных вычислительных машинах различного назначения в качестве арифмети 1еского расширителя процессора. 3 з.п.ф-лы, 5 ил. с о сл 1C 4 1C QD 00 ел

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ . РЕСПУБЛИН

„.SU„, 12429 пп 4 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 13, 11 ДК 1 в ;";, К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

r1O ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Э .(21) 3830792/24-24 (22) 15.10.84 (46) 07.07.86. Бюл. Р 25 (71) Ордена Ленина институт кибернетики им. В.1 .Глушкова (72) А.Ф.Кургаев и В.Н.Опанасенко (53) 681.325 (088.8) (56) Папернов А.А. Логические осно,вы цифровой вычислительной техники.—

М.: Советское радио, 1972 °

Авторское свидетельство СССР

У 1104508, кл. G 06 F 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычисли. тельной технике и может быть использовано при делении и-разрядных чисел.

Увеличение быс1 родействия устройства обеспечивается за счет формирования в каждом цикле начального эначения К-разрядного частного и его последующей корректировки. Устройство содержит регистры делимого и делителя, блок деления, умножитель, вычитатель остатка; первый, второй, третий и четвертый узлы элементов И,S сумматоров, элемент НЕ, первый и второй мультиплексоры, S вычитателей, узел кратных, шифратор вычитателей, шифратор сумматоров, первый и второй узлы элементов ИЛИ, блок управления, буферный регистр, узел коррекции, демультиплексор, регистр частного и выход окончания работы устройства.

Данное устройство может быть использовано в электронных вычислительных машинах различного назначения в качестве арифметического расширителя процессора. 3 э.п.ф-лы, 5 ил.

С::

° .а

° °

Ма

Ьф

14 0

М

CO

С4 .С

1242935

Изобретение относится к вычислительной технике и может быть использоваыо при делении и-разрядных чисел.

Цель изобретения — повьппение быстродействия устройства за счет формирования за один цикл точного

К-разрядного частного.

На фиг. 1 приведена блок-схема устройства; на фиг. 2 — структурная схема первого шифратора; на фиг.3 структурная схема второго шифратора; на фиг. 4 — структурная схема блока управления; на фиг. 5 — временная диаграмма работы блока управления.

Блок-схема предлагаемого устройства (фиг.1) содержит регистр 1 делимого, регистр 2 делителя, блок 3 приближенного деления, умножитель 4, сумматор-вычитатель 5, группу элементов И 6, S сумматоров 7, группу элементов И 8, элемент НЕ 9, мультиплексор 10, Б вычитателей 11, узел

12 формирования кратных, шифраторы

13 и 14 мультиплексор 15, группу элементов ИЛИ 16, группу элементов

И 17, блок 18 управления, буферный регистр 19, группу элементов ИЛИ 20, сумматор-вычитатель 21, демультиплексор 22, регистр 23 частного, группу элементов И 24, выход 25 "Конец деле-!! ния, вход 26 делимого, вход 27 дели.теля, вход 28 тактовьгх импульсов, вход 29 числа циклов деления, выход

30 частного.

Структурная схема шифратора 13 (фиг.2) содержит S — элементов НЕ 31. (S-1) элементов И 32, (S+l) входовой приоритетный шифратор 33, S входов

34, выход 35.

Структурная схема шифратора 14 (фиг.3) содержит S элементов НЕ 36, S элементов И 37, (S+1) входовой приоритетный шифратор 38, (Я+1) вход 39, выход 40.

Структурная схема блока 18 управления (фиг.4) содержит счетчик 41, элемент ИЛИ 42, элемент И 43., элементы 44 и 45 задержки, входы 46 и 47, выходы 48 — 51.

Устройство работает следующим образом.

В исходном состоянии в регистрах и 2 хранятся прямые и-разрядные коды соответственно делимого и дели"теля, в счетчике 41 — константа Q числа циклов деления, буферный регистр 19 и регистр 23 частного абнулены. Предполагается, что делимое и делитель — правильные положительные дроби и делитель по абсолютной вели-:.ине больше делимого, Первый цикл начинается с определения начального значения старшей К-разрядной групггы частного, которое формируется в блоке 3 приближенного деления, на входы которого подаются (Kkm ) и

10 (K+m ) дваичньгх разрядов соответст7 венна делимого и делителя, погрешность К вЂ” разрядной группы частного где + может достигать 2 или 2 1" единиц К-разрядной группы. С not5 мощью умножителя 4 затем формируется произведение и-разрядного делителя на К-разрядное начальное значение частного, а. с помощью сумматора-вычитателя 5 формируется разность

20 между содержимым регистра 1 делимого и резуль".àòîì на выходе умножителя 4„ В зависимости от знака полученной разности (начальное частное может быть точным, большим или меньшим истинного значения К-разрядной группы частного) результат с выхо,цсв вычитателя 5 поступает через, группу элементов И 6 на первые входы сумматороа 7 в случае отрицательной разницгп или через группу элементов

И 8 под управлением сигнала с выхода элемента HE 9 на первые информационные входы первого мультиплексора 10 и первые входы вычитателей 11 в слу35 чае положительной разности. На первом, втором„ .„., S-м вычитателях !! (в случае положительного значения разности на выходах сумматора-вычитателя 5) выполняется вычитание из

40 результата на выходах сумматора-вычитателя 5 соответственно делителя„ удвоенного,целителя,..., S-кратного целителя, которые формируются в узле формирования кратных 12. В случае

45 отрицательного значения разности на выходах сумматора-вычитателя 5, кратные делителю, суммируются соответственно на первом, втором,..., S-м сумматоре 7 с результатом на выходах сумматора-вычитателя 5, Выбор операции суммирования или вычитания, т.е. восстановление остатка, осуществляется па значению знаковога разряда сумматора-вычитателя 5. С помощью шифратора 13 и шифратора 14 определяется — какой из результатов с выходов вычитателей 11 (в случае положительного знака на вьгходе знакового

3 1242935 4 разряда сумматора-вычитателя 5) или с выходов сумматоров 7 соответственно через первый 10 или второй l5 мультиплексор записать в буферный регистр 19. Шифратор 13 и шифратор l4 определяют также величину ошибки сформированного в блоке 3 приближенного деления начального частного.

Значение этой ошибки через группу элементов ИЛИ 20 с выходов шифраторов 13 или 14 поступает на вторые входы сумматора-вычитателя 21. На первые входы сумматора-вычитателя 21 поступает начальное значение частного с выходов блока 3 приближенного деления. Знак коррекции, т.е. увеличить или уменьшить значение начального частного на величину, сформированную на выходах соответственно шифратора 13 или шифратора 14, определяется знаком разности на выходах сумматора-вычитателя 5. Результат, сформированный на выходах сумматоравычитателя 21, является истинным значением К-разрядной группы частного и через демультиплексор 22 под управлением сигналов с выходов 51 блока

18 управления записывается в К-старших разрядов регистра 23 частного.

Результат с выходов буферного регистра 19 под управлением сигнала с выхода 49 блока 18 управления через группу элементов И 24 со сдвигом влево на К двоичных (в сторону стар,ших) разрядов записывается в регистр 1 делимого и служит в следующем цикле в качестве делимого. В счетчике 41 производится вычитание единицы из константы числа циклов и начинается следующий цикл. Описанный процесс продолжается Q циклов.

В конце последнего цикла на выходах регистра 23 установливается значение и-разрядного частного, а на четвертом выходе 50 блока 18 управления устанавливается сигнал Конец деления".

При использовании сумматоров-вычитателей после очевидных доработок можно совместить функции суммирования, выполняемые на сумматорах 7, и функции вычитания, выполняемые на вычитателях 11. формула изобретения

1. Устройство для деления, содержащее регистр частного, регистр делителя, блок прибзпыенного деления, умножитель, первый сумматорвычитатель, регистр делимого, вход которого соединен с входом делимого устройства, а выход — с первой группой входов первого сумматора-вычитателя, вторая группа входов которого соединена с выходом умножителя, первая группа входов которого соеди10 иена с выходом регистра делителя, вход которого соединен с входом делителя устройства, о т л и ч а ю— щ е е с я тем, что, с целью увеличения быстродействия устройства за счет формирования за один цикл точного К-разрядного частного, в него введены второй сумматор-вычитатель, S сумматоров, S вычитателей, узел формирования кратных, первая, вторая, третья и четвертая группы элементов И, первая и вторая группы элементов ИЛИ, буферный регистр, блок управления, демультиплексор, первый и второй мультиплексоры, первый

25 и второй шифраторы, элемент НЕ,выходы (K+m„) старших разрядов регистра делимого соединены с входами делимого блока приближенного деления, входы делителя которого соединены с (К+ш ) выходами старших разрядов г регистра делителя (К вЂ” число одновременно получаемых цифр частного), выход блока приближенного деления соединен с вторым входом умножителя и первой группой информационных вхо35 дов второго сумматора-вычитателя, вторая группа информационных входов которого соединена с выходами элементов ИЛИ первой группы, первые входы которых соединены с управляющим вхо40 дом первого мультиплексора и выходами первого шифратора, i-й вход которого соединен с выходом знакового разряда i-го вычитателя (i = 1, 2,..., S), выход i-го вычитателя

45 соединен с (i+1)-й группой информационных входов первого мультиплексора первая группа информационных входов которого соединена с первыми входами всех S вычитателей и выходами элементов И первой группы, информационные входы которых соединены с выходами первого сумматора-вычитателя и информационными входами элементов И второй группы, выходы которых соединены с первыми входами всех S сумматоров, выход 1 го сумматора соединен с (i+1)-й группой информационньгх входов второго мультиплексат

1242935 ра, на первую группу информационных входов которого заведен сигнал логического нуля, а выход соединен с второй группой входов элементов ИЛИ второй группы, первая группа входов которых соединена с выходом первого мультиплексора, управляющие входы второго мультиплексора соединены с выходом второго шифратора и второй 10 группой входов элементов ИЛИ первой группы, выход знакового разряда первого сумматора-вычитателя подключен к управляющим входам элементов И второй группы, управляющему входу сум- 15 мирования второго сумматора-вычитателя, первому входу второго шифратора и к входу элемента НЕ, выход которого соединен с управляющими входами элементов И первой группы и управ- 20 ляющим входом вычитания второго сумматора-вычитателя, выход которого соединен с информационными входами демультиплек=ора, выход которого соединен с входами регистра частного, 25 выход которого подключен к выходу частного устройства, вход узла формирования кратных соединен с выходом регистра делителя, а -й выход узла формирования кратных соединен с вто- 30 рыми группами входов З.-х сумматоров и вычитателей, выходы элементов ИЛИ второй группы соединены с информационными входами элементов И третьей группы, управляющие входы которых соединены с первым выходом блока управления, второй выход которого соединен с управляющими входами элементов И четвертой группы, выходы которых соединены с входом регистра делимого со сдвигом на К разрядов в сторону старших, информационные входы элементов И четвертой группы соединены с выходом буферного регистра,входы которого подключены к выходам эле- 45 ментов.И третьей группы, третий выход блока управления соединен с управляющими входами демультиплексора, а четвертый выход соединен с выходом Конец деления" устройства, вход тактовых импульсов которого соединен с первым входом блока управления, второй вход которого подключен K .входу числа циклов деления устройства.

2. Устройство по п,1, о т л и ч а ю щ е е с я тем, что первый шифратор содержит S элементов НЕ, S — 1 элементов И; приоритетный шифратор, первый вход которого соединен с первым входом шифратора и через первый элемент НЕ с первым входом первого элемента И, i-й вход шифратора (i=

2,3„ S-1) соединен с вторым входом (i-1)-го элемента И и через

i-й элемент НŠ— с первым входом

i-r o элемента И, S-й вход шифратора соединен с вторым входом (S-!)-го элемента И и через S-й элемент НЕ с S-м входом приоритетного шифратора, 1.-й вход которого соединен с выходом i-го элемента И, выход приоритетного шифратора соединен с выходом шифратора.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что второй шифратор содержит S элементов НЕ, S элементов И, приоритетный шифратор, на первый вход которого заведен сигнал логического нуля, i-й вход (i = 2,3,..., S) приоритетного шифратора соецинен с выходом i-го элемента И, первый вход i-ro элемента И соединен с (i-1)-м входом шифратора, К-й вход шифратора (К = 2,3,...,S+1) соединен через (К-1)-й элемент НЕ с вторым входом (К-1)-ro элемента И, выход приоритетного шифратора соединен с выходом шифратора.

4. Устройство по п,1, о т л и— ч а ю щ е е с я тем, что блок управления соцержит счетчик, элемент И, первый и второй элементы задержки, элемент ИЛИ, первый вход элемента И соединен с первым входом блока управления, второй вход которого соединен с информационными входами счетчика, выход элемента И соединен через первый элемент задержки с первым выхоцом блока управления и входом второго элемента задержки, выход которого подключен к второму выходу блока управления и к входу вьгчитания единицы счетчика, выход которого соединен с входами элемента ИЛИ и третьим выходом блока управления, выход элемента ИЛИ подключен к второму входу элемента И и четвертому выходу блока управления.!

242935

1 ? li3935

1242935

° Ф Ф

° ° °

Ф ° °

Э Э °

° 0 °

° Ф °

° ° °

Составитель А.Жижин

Техред Н.Бонкало

Редактор Е.Папп

Корректор А.Тяско

Заказ 3705/47 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.,д.4/5

Производственно-полиграфическое предприятие, r.ужгород, ул.Проектная, 4