Микропрограммное устройство управления с контролем и восстановлением

 

Изобретение относится к вычислительной технике иг может быть использовано для построения устройств управления .ЭВМ с повьшенной устойчиг востью к отказам и сбоям. Целью изобретения является повьшение устойчивости устройства к отказам и сбоям. Устройство осуществляет восстановление работоспособности при искажениях разноименных сегментов в микрокоманде-, записанной по прямо ну и обратному кодам адреса Устройство содержит регистр адреса, блок памяти микрокоманд, блок контроля , регистр микрокоманд, мультиплексор адреса, блок элементов И, триггер режима, управляемый генера- .тор импульсов, .триггер ошибки, триггер управления адресом, счетчик ошибок, два коммутатора, три элемента ИЛИ, три элемента И, q элементов ЗАПРЕТ, g триггеров состояния сегментов, где q, - количество сегментов в формате микрокоманды. 4 ил. с (g

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

yg 4 0 06 F 9/22, 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ввд ц „

К А ВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3834001/24-24 (22) 30. 1 2.84 (46) 07.07.86. Вюл. 25 (72) M.Ï. Ткачев, Г.Н. Тимонькин, В.С. Харченко, К.И. Семенов, А.П. Ткачев и С.Н. Ткаченко (53) 681.3(088.8) (56) Авторское свидетельство СССР

N 1120337,,кл. С 06 F 9/22, 1983.

Hush I. Beuscher, Ning 5. Тоу.

Chick Schemes for Integroted Microprogrammel Control and Паша Transfer Circhitry-IEKE Trons. Computer, v.ñ. 19, 1970, 9 12, р. 1153-1159. (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УП РАВЛЕНИЯ С КОНТРОЛЕМ И ВОССТАНОВЛЕ.—

ННЕМ (57) Изобретение относится к вычислительной технике и может быть использовано для построения устройств

„, Я0„„1242947 А 1 управления .ЭВМ с повышенной устойчи-. востью к отказам и сбоям. Целью изобретения является повышение устойчивости устройства к отказам и сбоям. Устройство осуществляет восстановление работоспособности при искажениях разноименных сегментов в микрокоманде; записанной по прямому и обратному кодам адреса. Устройство содержит регистр адреса, блок памяти микрокоманд, блок контроля, регистр микрокоманд, мультиплексор адреса, блок элементов И, триггер режима, управляемый генератор импульсов, .триггер ошибки, триггер управления адресом, счетчик ошибок, два коммутатора, три элемента ИЛИ, три элемента И, q элементов ЗАПРЕТ, q триггеров состояния сегментов, где q, — количество сегментов в формате микрокоманды. 4 ил.

1242947

Изобретение относится к вычислительной технике и может быть использовано для построения устройств управления 3ВМ с повышенной устойчивостью к отказам и сбоям.

Целью изобретения является повышение устойчивости устройства к отказам и сбоям.

На фиг. 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 — пример функциональной схемы блока контроля, на фиг. 3 и

4 — временные диаграммы, поясняющие функционирования устройства в различных режимах работы, Устройство (фиг. 1} содержит первый коммутатор 1, регистр 2 адреса, второй коммутатор 3, блок 4 памяти микрокоманд, блок 5 контроля, регистр 6 микрокоманд, мультиплексор

7 адреса, блок 8 элементов И, груп-, пу 9 входов кода операции устройства, группу 10 информационных входов регистра 2 адреса, группу 11 инверсных и группу 12 прямых выходов регистра 2 адреса, группу 13 адресных входов блока 4 памяти микрокоманд, группы 14.1-14.q — соответственно первая — q-я группы выходов блока

4 памяти микрокоманд, выходы 15,1—

15.q ошибки соответственно первого

q-го сегментов блока 5 контроля, вход 16 пуска устройства, шину 17 управления кодом адреса, входы 18.1—

1,8.q синхронизации записи соответственно первого — q ãо сегментов регистра 6 микрокоманд, шину 19 синхронизации, выход 20 сигнала отказа устройства, группу 21 адресных выходов регистра 6 микрокоманд, группу 22 входов логических условий устройства,,группу 23 выходов разряда кода проверяемого логического условия регистра 6 микрокоманд, выход

24 метки "Конец работы" и выход 25 метки "Конец микропрограммы" разрядов регистра 6 микрокоманд, выход

26 мультиплексора 7, группу 27 операционных выходов разряда регистра 6 микрокоманд, группу 28 выходов микроопераций устройства, первый элемент ИЛИ 29, второй элемент И 30, триггер 31 режима, управляемый генератор 32 импульсов„ первый элемент

И 33, второй элемент ИЛИ 34, триггер

35 ошибки, триггер 36 управления адресом, счетчик 37 ошибок, третий элемент И 38, соответственно первый—

20.для управления передачей на информа5 !

О

g5

40 д5

q-й элементы 39.1-39.q ЗАПРЕТ, третий элемент ИЛИ 40, соответственно первый — q-й триггеры 41.1-41.q состояния сегментов, единичный выход 42 триггера 31 режима, выходы 43, 44 и

45 соответственно первой, второй и третьей фазы генератора 32, инверсный

:выход 46 триггера 35 ошибки микрокоманды и шину 47 сигнала сброса..

Символом < а ) на фиг. 1 обозначена разрядность адреса микрокоманды, символом (9 ) — количество сегментов в ее формате, символом Cm ) — разрядность операционной - асти микрокоманды

Блок 5 контроля (фиг. 2 содержит соответственно первый — с -й сумматоры 48.1=48.а по модулю два.

Первый коммутатор 1 предназначен.ционный вход 10 регистра 2 адреса кода операции и кода адреса очередной микрокоманды реализуемой микропрограммы.

Регистр 2 адреса предназначен для хранения адреса микрокоманды, ачитываемой из блока 4 памяти. Запись информации в регистр производится через информационный вход 10. Прием информации по этому входу синхронизируется инверсным динамическим синхровхо— дом 19.

Второй коммутатор 3 предназначен для управления передачей в блок 4 памяти прямого или обратного кода адреса считываемой микрокоманды.

Блок 4 памяти представляет собой запоминающее устройство статического типа и предназначен для хранечия микрокоманд, каждая из которых записана в нем дважды: по прямому и обратному кодам адреса . Код считываемой микро команды подается на группу 14 информационных выходов блока.

Блок 5 контроля предназначен для оонаружения искажений в каждом иэ о сегментов считываемой микрокоманды. Это может быть достигнуто путем избыточного кодирования каждого сегмента. при записи его в блок 4 памяти, например кодом с проверкой на четность. Схема блока 5 контроля для случая, когда проверяется четность каждого сегмента, представлена на фиг. 2, Регистр 6 микрокоманд предназначен для формирования микрокоманд путем замены искаженных сегментов резерв)242947 ными и хранения сформированных микрокоманд до выдачи их на выход устройства. Запись, каждого j-го сегмента микрокоманды в регистр осуществляется через вход 14.J и синхронизируется отдельным соответствующим синхровходов 18.$. Для общей .установки регистра в нулевое состояние имеется асинхронный вход R

Мультиплексор 7 адреса служит для формирования младшего разряда кода адреса очередной микрокоманды путем передачи на выход 26 значения сигнала с одного из информационных входов 22, заданного кодом логических условий на входе 23.

Блок 8 элементов И предназначен для управления выдачей сигналов микроопераций из регистра 6 микрокоманд на выход 28 устройства.

Элемент ИЛИ 29 предназначен для формирования сигналов на прекращение работы устройства в случае появления метки "Конец работы" или сигнала Отказ".

Элемент И 30 предназначен для формирования сигнала сброса триггеров 35, 41.1-41.q и счетчика 37 в нулевое состояние в том случае, когда на регистре 6 микрокоманд записаны все q сегментов реализуемой микрокоманды B неискаженном виде.

Триггер 3) режима предназначен для управления работой генератора

32 импульсов.

Управляемый генератор 32 импульсов предназначен для формирования трехфазной системы сдвинутых во времени импульсов, с помощью которых синхронизируется работа всего устройства. При поступлении разрешающего сигнала на запускающий вход 42 сначала формируется импульс на выходе 43, затем на выходе 44, затем на выходе 45, после чего появляется импульс на выходе 43 и т.д.

Элемент И 33 предназначен для формирования в шине 19 сигнала на выдачу микроопераций на выход устройства и на запись очередного адреса в регистр 2.

Элемент ИЛИ 34 предназначен для формирования сигнала о наличии искажений хотя бы в одном иэ сегментов реализуемой микрокоманды.

Триггер 35 ошибки предназначен для фиксации факта наличия искажений в реализуемой микрокоманде. Прием

10 Счетчик 37 ошибок предназначен

l5

45 информации в триггер по Р-входу синхронизируется инверсным динамическим (-входом. Вход R триггера является . асинхронным.

Триггер 36 управления адресом предпредназначен для управления передачей адреса из регистра 2 адреса на вход блока 4 памяти в прямом или обратном коде. для подсчета количества ошибочных считываний одной и той же микрокоманды. Счетчик в общем случае имеет и разрядов. Его R -вход является асинхронным, а счетный вход — синхронным.

Элемент И 38 предназначен для формирования сигнала отказа устройства на выходе 20 в том случае, когда количество ошибочных считываний мик-. н рокоманды достигнет 2 -1, где п количество разрядов счетчика 37.

Элементы И 39.1-39.q 3. ЛРЕТ предназначен для управления записью соответственно первого — q-го неискаженных сегментов микрокоманды в соответствующее поле регистра 6 микрокоманд.

Элемент ИЛИ 40 предназначен для формирования сигнала сброса триггеров 35, 41.1-41.q и счетчика 37 в нулевое состояние в случаях, когда на регистре 6 микрокоманд записаны в неискаженном виде все q сегментов микрокоманды или когда сформирован сигнал "Отказ".

Триггеры 41.1-41.q состояния сегментов предназначены для запоминания факта отсутствия ошибки в соответствующем сегменте микрокоманды.

Устройство может работать в следующих режимах. нормальный режим работы и конец работы (фиг. 3), режим наличия искаженных сегментов в слуП чае не более (2 -2)-кратного считывания микрокоманды иэ блока 4 памяти

{фиг. 3) и режим наличия одного и того же искаженного сегмента при (2" -1)- кратном считывании микрокоманды иэ блока 4 памяти.

В исходном состоянии все элементы памяти в устройстве установлены в нулевое состояние (цепи их установки. в нуль на фиг. 1 не показаны).

В первом нормальном режиме работы по сигналу "Пуск" на входе 16 с установкой триггера 31 в единичное состояние генератор 32 импульсов начинает генерировать прямоугольные

124294/

В случае отсутствия искажений во всех сегментах с приходом импульса второй фазы с выхода 44 генератора

«2 триггер 35 и счетчик 37 остаются в нулевом состоянии, и с приходом импульса третьей фазы с выхода 45 генератора на все синхровходы 18.118.q регистра 6 микрокоманд подаются импульсы, вследствие чего все cer50 импульсы, поочередно подавая их на выходы 43-45. Импульс первой фазы с выхода 43 генератора, проходя через открытый элемент И 33, отпирает. блок 8 элементов И, подавая содержимое операционного поля регистра 6 микрокоманд на выход 28 устройства.

В такте запуска устройства сигналы на этом выходе остаются нулевыми, 10 так как регистр 6 в этот момент еще находится в исходном нулевом состоянии.

По спаду импульса первой фазы в регистр 2 через первый коммутатор 15 заносится адрес реализуемой микрокоманды. В случае, если в разряде

?5 метки "Конец микропрограммь | записан "О" (что возможно либо в такте запуска устройства, когда регистр 6 20 предварительно обнулен, либо в начальном такте реализации. любой мик-„ ропрограммы ), на регистр 2. с входа

9 устройства заносится код операции, задающей адрес начальной микрокоман- 25 ды в микропрограмме. В случае, когда разряд 25 метки "Конец микропрограммы" равен единице, что возможно лишь в процессе реализации любой микрокоманды в микропрограмме, кроме 30 конечной микрокоманды, адрес в регистр 2 заносится с входа 21„

Через второй коммутатор 3 этот адрес в прямом или обратном коде (в зависимости от состояния триггера 36} поступает на вход блока 4 памяти, в результате чего на выходе

14 блока 4 памяти появляется код считываемой микрокоманды, разбитой на q сегментов. 40

Блок 5 контроля проверяет сегменты на отсутствие искажений. При отсутствии искажений в сегменте на соответствующем выходе блока 5 сигнал остается равным нулю, а при наличии 45 искажений этот сигнал принимает единичное значение. Дальнейший процесс функционирования устройства зависит от результаТов контроля микрокоманды. менты записываются в регистр 6 микрокоманд.

В соответствии с кодом проверяемого логического условия, поступающим на вход 23, а также значения этого логического условия на входе 22, мультиплексор 7 адреса на выходе 26 формирует младший разряд адреса слецующей микрокоманды. Если проверка условия в поле логических условий микрокоманды не задана, на вьгход

26 без изменений передается младший разряд кода, заданного в поле 21 адреса микрокоманды.

По очередному импульсу первой фазы операционная часть микрокоманды подается на выход 28 через блок 8 элементов И, а адрес очередной микрокоманды заносится в регистр 2 адре"a, Если в считанной ранее микрокоманде нет метки "Конец микропрограммы"„ то в регистр 2 адреса заносится адрес, сформированный на входе 21 первого коммутатора 1. Если эта метка есть>, то на регистр заносится адрес с входа 9.

Далее в нормальном режиме устройство функционирует согласно описанному до тех пор, пока не произойдет его остановки по метке "Конец рабо- ты". При этом единичный сигнал этой метки по шине 24 через элемент ИЛИ 29 устанавливает в нулевое состояние триггер 31, который запрещает работу генератора 32. Устройство прекращает работу до прихода следующего сигнала

"Пуски.

При выявлении искаженного сегмента в реализуемой микрокоманде, счи-, тываемой из блока 4 памяти, устройство переходит во второй режим работы. При этом на выходах 15 .1 — 15.q блока 5 (тех, которые соответствуют искаженным сегментам, формируются единичные сигналы, вследствие чего сигнал на выходе элемента ИЛИ 34 также становится единичным. Поэтому с приходом импульса второй фазы с выхода 44 генератора 32 триггер 35 ошибки изменяет свое состояние с нулевого на единичное, а содержимое счетчика 37 ошибок увеличивается на единицу.,На выходе 46 триггера 35 ошибок появляется нуль, который, запирая. элемент И 33, предотвращает

Ф выдачу oneðàöèoííoé части на выход

7 12

28 устройства и запись нового адреса в регистр 2. С приходом. импульса третЬей фазы с выхода 45 генератора

32 импульсов единичные сигналы формируются на выходах лишь тех элементов 39.1-39.о ЗАПРЕТ, которые соответствуют сегментам, не имеющим искажений.

По этим сигналам неискаженные сегменты записываются в регистр 6 мик° рокоманд, а соответствующие триггеры

41.1-41.q устанавливаются в единичное состояние, зафиксировав отсутствие искажений в этих сегментах. Но так как существуют и искаженные сегменты, то не все триггеры 41.1-41.q переходят в единичное состояние, а следовательно, сигнал на выходе

47 элемента И 30 остается нулевым, что не приводит ни к каким изменениям в работе устройства. Далее с приходом импульса первой фазы с выхода 43 генератора 32 триггер 36 управления адресом изменяет свое состояние на противоположное, вследствие чего код адреса на входе блока

4 памяти становится обратным поступавшему ранее. Поэтому после этого ,импульса на выходе блока 4 памяти появляется код этой же микрокоманды, но считанной уже по обратному адресу.

Блок 5 контроля сегментов проверяет сегменты на отсутствие искажений, Если и при этом обнаружены искажения в тех же или других сегментах, то на соответствующих выходах

15.1-15.q блока 5 контроля появляют-, ся единицы, а на выходе элемента

ИЛИ 34 снова сформирован единичный сигнал. Тогда по импульсу второй фазы с выхода 44 генератора 32 триггер 35 ошибки остается в прежнем единичном состоянии, а содержимое счетчика 37 ошибок увеличивается на единицу, С приходом импульса третьей фазы с выхода 45 генератора

32 неискаженные сегменты записываются в регистр 6 микрокоманд аналогично описанному, а соответствующие триггеры 41,1-41.q либо переходят в единичное состояние из нулевого (если этого не произошло при предыдущем считывании микрокоманды1, либо подтверждают единичное состояние (если они уже перешли в него при предыдущем считывании).

Если при этом все триггеры 41.14l,q оказываются в единичном состоя42947 8 нии, что свидетельствует о том,(что на регистре 6 уже записана полная неискаженная микрокоманда), то на выходе 47 элемента И 30 появляется единичный сигнал, которым триггер 35, счетчик 37 и все триггеры 41.1-4l.q устанавливаются в нулевое состояние, вследствие чегоустройство возвращается внормальньп» (первый1режим работы.

Если не все триггеры 41.1-41.q по импульсу третьей фазы установятся в единичное состояние, то по импульсу первой фазы триггер 36 вновь устанавливается в противоположное состояние, вследствие чего вновь происходит изменение адреса на обратный и считывание микрокоманды по нему. При этом считывания микрокоманды по прямому и инверсному адресам продолжаются до тех пор, пока либо устройство перейдет в нормальный режим, либо все разряды счетчикастанут равныединице, т.е.произойдет(2-1) -кратноесчитывание однойи тойже микрокоманды.

В этом случае устройство переходит в третий режим работы (фиг. 4) .

При этом на выходе 20 элемента И38 появляется единичный сигнал Отказ", 30 который через элемент ИЛИ 40 посту.пает на R-входы триггера 35 ошибок, счетчика 37 ошибок, регистра 5 микрокоманд и триггеров 41.1-41.о, которые по этому сигналу обнуляются.

Зтим же сигналом через элемент ИЛИ 29 триггер 31 режима работы устанавливается в нулевое состояние, запрещая работу генератора 32 импульсов до момента поступления сигнала "Пуск".

Таким образом, в устройстве осуществляется восстановление работоспособности при искажениях разноименных сегментов в микрокоманде, записанной по прямому .и обратному кодам адреса.

Формула изобретения

Микропрограммное устройство управления с контролем и восстановлением, содержащее блок памяти мккрокоманд, регистр адреса, регистр мик" рокоманд, мультиплексор адреса, пер-. вый коммутатор, блок контроля, триггер режима и управляемый генератор импульсов, причем первая группа информационных входов первого коммутатора является группой входов, кода операции устройства, выходы пер1242947

l5

30

55 ваго коммутатора соединены с группой информационных входов регистра адреса, первая — q-я группы выходов блока памяти микрокоманд, где количество сегментов в формате микрокоманды, соединены с соответствующими группами информационных входов регистра микрокоманд, выход разряда метки "Конец микрокоманды программы" регистра микрокоманд соединен с инверсным и прямым управляющими входами первого коммутатора, группа выходов разряда кода проверяемого логического условия регистра микрокоманд соединена с первой группой информационных входов муль; типлексора адреса, первый вход второй группы информационных входов которого соединен с младшим разрядом группы адресных выходов регистра микрокоманд, а остальные входы второй группы информационных входов мультиплексора адреса соединены с группой входов логических условий устройства, выход мультиплексора адреса соединен с младшим разрядом второй группы информационных входов первого коммутатора, старшие разряды второй группы информационных входов которого соединены со старшими разрядами группы адресных . выходов регистра микрокоманд, $-вход триггера режима является входом пуска устройства, прямой и инверсный выходы триггера режима соединены соответственно с входами запуска и останова управляемого генератора импульсов, о т л и ч а ю щ е е с я тем, что, с целью повышения устойчивости устройства к отказам и сбоям, оно содержит второй коммутатор, блок элементов И, триггер ошибки, триггер управления адресом, q-триггеров состояния сегментов, счетчик ошибок, группу элементов ЗАПРЕТ, три элемента ИЛИ и три элемента И, причем группа выходов разряда операций регистра микрокоманд соединена с гэуппой информационных входов блока элементов И, группа выходов которого является группой выходов микроопераций устройства, выход разряда метки "Конец работы" регистра микрокоманд соединен с первым входом первого элемента ИЛИ, выход которога соединен с R-входом триггера ре жима, выход первой фазы управляемого генератора импульсов соединен с инверсным. синхровходом триггера управления,адресом и первым входом перваго элемента И, выход которого соединен с инверсным синхровходом регистра адреса и с управляющим входом блока элементов И, выход триггера управления адресом соединен с Г инверсным и прямым управляющими вхоцами второго коммутатора, первая и вторая группы информационных входов второго коммутатора соединены соответственно с группой прямых и группой инверсных выходов регистра адреса, группа выходов .второго коммутатора соединена с группой адресных входов блока памяти микрокаманд, выход второй фазы управляемого генератора импульсов соединен с инверсными синхро:входами триггера ошибки и счетчика ошибок, прямой выход триггера ошибки соединен с Т-входом триггера управления адреом, инверсный выход триггера ошибки соединен с вторым входом первого элемента И, первая q-я группы выходав блока памяти микрокоманд соединены с соответствующими группами входов блока контроля, q-выходов ошибки блока контроля соединены с входами второго .элемента ИЛИ и инверсными входами соответственно первого q--го элементов ЗАПРЕТ группы, прямые входы первого а-го элементов ЗАПРЕТ группы подключены к. выходу третьей фазы управляемого генератора импульсов, выходы первого q-го элементов ЗАПРЕТ группы соединены с Б-входами соответствующих триггеров состояния сегментов- и инверсными входами синхронизации соответствующих разрядов регистра мик-! рокоманд, выход второго элемента ИЛИ соединен со счетным входом счетчика ошибок и c D-входом триггера ошибки, вьгходы триггеров состояния сегментов соецинены с входами второго .элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, вьглод которого соединен с Б вхоцами триггера ошибки, триггеров состояния сегментов и входом сброса счетчика ошибок, выходы разрядов счетчика ошибок соепинены с входами третьего элемента И, выход которого соединен с вторыми входами первого и третьего элементов ИЛИ, входом установки в I1 в

О регистра микрокоманд и с выходом отказа устройства.

1242947

1242947

Е режик, кол-бо лаппо- 1 ражум,„Я е 1

У л1 Рой. 7Ъ "

-) — Г— б

Ж

И

Ф=

Составитель Д. Ванюхин

Редактор И. Николайчук Техред О.Гортвай KoppE. KTQp A. THcKo

Заказ 3706/48 Тираж 67) Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4