Логический анализатор

 

Изобретение относится к цифровой технике. Может быть использовано для наладки, контроля и ремонта циф- .ровых устройств. Цель изобретения - повьшение достоверности диагностики неисправностей цифровых устройств. Достигается цель путем выявления изолирова:нньгх опшбок в любом нечетном количестве бит и выявления паче ошибок любой длины, кроме вида 12п, где h натуральное число, в последовательностях любой длины. Для этого в анализатор введены двоичный счетчик 1 и счетчик-делитель 2 на три. Логический анализатор также содержит логический элемент 2И 3, сумматор 4 по модулю два, регистр 5, индикатор 6 и выходные клеммы 7-9. Применение логического анализатора позволяет повысить достоверность диагностики неисправностей; цифровых устройств, например ЭВМ, микропроцессорных систем и др. 1 табл., 1 ил. с в ел N9 оо о ;0

СО1ОЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 Н 03 M 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ОТКРЫТ (21) 3781733/24-21 б (22) 14. 08.84 (46) 07.07.86, Бюл. N - 25 (71) Научно-производственное объединение по радиоэлектронной медицинской аппаратуре (72) Э.М. Витенберг, В.И. Луценко, И.Д. Шварцбанд и Н.П. Щибря .(53) 621.294.14(088.8) (56) Авторское свидетельство СССР

Ф 1091339, кл. Н 03 К 13/32, 1984. .Ъ (54) ЛОГИЧЕСКИЙ АНАЛИЗАТОР. (57) Изобретение относится к цифровой технике. Может быть использовано для наладки, контроля и ремонта циф,ровых устройств. Цель изобретения повышение достоверности диагностики

„„Я0„„1243099 д 1 неисправностей цифровых устройств.

Достигается цель путем выявления изолированных ошибок в любом нечетном количестве бит и выявления паче) ошибок любой длины, кроме вида 12П, где — натуральное число, в последовательностях любой длины. Для этого в анализатор введены двоичный счетчик 1 и счетчик-делитель 2 на три. Логический анализатор также содержит логический элемент 2И 3, сумматор 4 по модулю два, регистр 5, индикатор 6 и выходные клеммы 7-9.

Применение логического анализатора позволяет повысить достоверность диагностики неисправностей цифровых устройств, например ЭВМ, микропроцессорных систем и др. 1 табл., 1 ил.

С::

ЬФ

4ь

СФ

4Р с© с©

1243099

Такт

Проверяемая последовательность торые входы сумматора

4 3 2 (С пачкой

Исходная

Выходы сумматора

Вход

Выходы регистра

Вход

1 1 1

5 4 3 2 1

5 4 3 2 1! 0 О О 1 1 1 О О О 1. О О О 1 1 1 О

2 О О 1 О 1 О О О 1 1 0 0 О О 1 О О

3 О 0 ! О О О 0 О О О О ! О О

1 О О 0 О О

О 0 0

4 О 1 О 1 1 1 О О

О О 1 0 1 О 1 О О О 1 О

5 О 1 1 О

1 1 0 0 ! 1 О О 1 1 0 О

6 0 1 !

О О О О 1 1 1 1 1

7 I 001,10

1 1 1 0

1 1 1 1

О О 0 О

В 1 0 1 О 1 0 I О О 1 О О . О 1

1 0 1 О О 0 0 О О 1!

О 1 1 О 1 1 1 1 1 1

О О 1

11 1 1 О 1 О О О 0 О 1 1 1 1 О 0 1 О

1 1 1 1

О 0 1 1

О О О 1 1 О О 0

12 1 1 1

13 0 0 0 1 1 1 0 0 О О О 0

0 О

14 О О 11 О 0 0 1 О 1 О О О О 0 О 1

13 0 0 1 1 -1 0 0 I

1 1 1 1

1 1 О О 1

О 1 1 О О О 1 1 .О О 1 1

16 0 1 О 1

0 1 1 0 О О О О О О 0 1 1 1

О 1 1

1 О О 1 1 I 0 О О 0 О 1 0 1

Изобретение относится к цифровой

4гехнике и может быть использовано для наладки, контроля и ремонта цифровых устройств.

Цель изобретения — повышение дос- 5 товерности диагностики неисправностей цифровых устройств путем выявления изолированных ошибок в любом нечетном количестве бит и выявления пачек ошибок любой длины, кроме вида 12 и, где 11 — натуральное число, в последовательностях любой длины.

На чертеже представлена.функциональная схема анализатора.

Логический анализатор содержит IS двоичный счетчик 1, счетчик-делитель на три-два, элемент 2И 3, сумматор 4 по модулю два, регистр 5, индикатор

6 и входные клеммы 7-9.

Первая входная клемма 7 логическо- 20 го анализатора соединена с входами установки нуля двоичного счетчика 1, регистра 3 и .входом начальной уста— нонки счетчика-делителя на три-два, выходы которого подключены к вторым входам двух разрядов сумматора 4 по модулю два, второй вход одного из разрядов сумматора 4 по модулю два подключен к уровню логической единицы, выходы двоичного счетчика 1 соединены с вторыми входами остальных разрядов сумматора 4 по модулю два. Первые входы раз.рядов сумматора 4 по модулю два соединены с входами индикатора 6 и выходами регистра 5, информационные входы которого соединены с выходами сумматора 4 по модулю два. Вход синхронизации регистра 5 подключен к выходу элемента 2И 3, первый вход которого соединен с второй входной клеммой 8 логического анализатора и счетным входом счетчика-делителя на три.-два, второй вход элемента 2И

3 соединен с третьей входной клеммой

1? б ЗО(39

Такт

Проверяемая последовательность

Исходная вбок пачкой

TI(l 1TI I

Вход Выходы . l Выходы сумматора регнстра од

5 4 3 2 1 5 4 Э 2 1

19 l 0 0 1 1 0 1 0 О 1 0 0 0 0 0 1 0 0

20 1 0 1 0 1 1 1 0 1 0 0 1 0 1 0 0 1 0

Сравнение результирующих состояний . выходов регистра для исходной и оши- бочной последовательностей показывает их несовпадение, что указывает на наличие. ошибок.

При подключении известного логического анализатора к проверяемому устройству, в случае наличия ошибок в нечетном количестве бит или пачки ошибок, показания индикатора не отли. .чаются от правильного. При подключении предлагаемого устройства показания индикатора при наличии ошибок в нечетном количестве бит или пачки ЗО ошибок отличается от правильного.

Таким образом, предлагаемый логический анализатор обладает такими же обнаруживающими свойствами, как и иэвестное устройство и, кроме того, выявляет ошибки в нечетном количестве бит и пачки ошибок в последовательностях любой длны, кроме вида 12 11 .

Испытания предлагаемого логического анализатора, проведенные для тестирования запоминающих устройств и процессора, показали, что его применение позволяет выявить ошибки в нечетном количестве бит и пачек ошибок в последовательностях любой длины, кроме вида 12 л и тем самым повысить достоверность диагностики неисправностей цифровых устройств, например ЭВИ, микропроцессорных систем и др

1243099 4 два будет равно 5 и исходная (эталон. ная) последовательность будет длиной

20 бит: 1001110110100010100!. Введем пачку ошибок длиной 8 бит, начинай с 4: 10011101110111010001, и ошибки в З-й, 4-й и 7-й биты:

10011101101001100101.

9 логического анализатора. Счетный вход двоичного счетчика 1 соединен с одним из выходов счетчика-делителя на три-два.

Логический анализатор работает следующим образом.

Перед началом работы импульсом на входной клемме двоичный счетчик 1 и регистр 5 устанавливают в положение

"0", а счетчик-делитель на три-два— в положение "1". Проверяемую последовательность подают на входную клемму 9. На входную клемму 8 подают синхроимпульсы, синхронизирующие каждый разряд последовательности. По переднему фронту происходит запись в регистр 5, а по заднему — переключение счетчика-делителя на три-два, Пример. Пусть число разрядов регистра 5 и сумматора 4 по модулю, 1

»1роэеряемах аоследоаатеиьиоств

С аиибками в трех битв ошибок

Вы оды сумматора

«1

Вмхо»1м регистра

Вхе

Вваыдм

»умма т

Выход м ре» истра

331T(9 4 Э 2

1 0 О О 1 1

О О О 1

О 1

0 1

О !

0 О О Ф 1 0 0 0 - О 1 1

О 0 1 Ф О 6 6 1 0 О

О О» 1 О О 1 0 О

О О, 1 1

О 0 0 О 0

1 0 0 0 О О 0 1 !

1 0 0 1 1 1 О

0 l 0 I 1 I О

О О

1 1

О 0 1 О О

1 О О 1

О О t О О

1 О 1 О 1

1 1 0 О О 1 О О О

0 О 1 1 0 1 I 1 0 О 0

О I О О 1 1 1

1 0 О О О О 0 0

О. О 1 1 1

1 1 1 О О О! I 1

0 О 1 1 I 0 О 0 1 О О О 1 !

1 О О О

0 1 1 t 0 О 0 1 1

1 1 О О 0 t 1 О О О

О ! ! 0! О 1 1 1 I 0 1 1 1 О . 1 1 1 О 1 1

0 1 I 1 1 0 1 1 О:! I

1 1 1 0 0 1 - 1 I О О

I 1 1 0

1 0 t I

0 1 !

1 О 1 0 0 1 О 1 I О 1 1 1 1 0

Т 1

0 1 0

0 0

1 l I 1 1

0 0 1 I i 1

О t 0 1 0 1 1 1 О 1 О

О

0 0

1 I

1 1

1 0

1 0

0 О

1 1

0 0

Состояния вторых входов и выходов

10 сумматора 4 по модулю два и выходов регистра 5 при проверке исходной и ошибочной последовательностей для каждого такта работы логического анализатора приведены в таблице, причем состояния выходов регистра 5 приведены для момента времени после окончания синхроимпульса соответствующего такта, а состояния выходов и входов сумматора 4 по модулю

20 два — для момента между передним и задним фронтами синхроимпульса

1243099

- Продолжение таблицы

:!ронеряемая последовательность

С о либками в трех битах ошибок

Выходы регистра

Выходы сумматора

Вход

Выходы регистра

Выходы сумматора

5 4 Э 2 1

14 11 j2 1

5,4 3 2 1

4 3, 2 1

5 1

0 0 1 9 0 1 1 1 0 1 0

1 1 0 0 1 1 1 1 1,1 0 1 0 0 1 0 1 0

1 0 1 1 l 1 0 1 1 1 реа ультирукяцие состояния .

Формула изобретения

Составитель А.Орлов

Техред О.Сопко корректор О,Луговая

Редактор M.Äåðáàê

Заказ 3 716/55

Тираж 816 Подписное

ВНИИПИ Государственного .комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r.ужгород, ул.Проектная,4

Логический анализатор, содержащий регистр, многоразрядный двухвходовый сумматор по модулю два, первые входы разрядов которого соединены с выходами регистра, а выходы — с информационными входами регистра, вход установки мО" которого соединен с первой входной клеммой логического анализатора, индикатор, соединенный с выходами регистра, и элемент 2И, входы которого соединены с второй и третьей входными клеммами логического анали- З0 затора, а выход — с входом синхронизации регистра, о т л и ч а ю щ и й— с я тем, что, с целью повышения дос.товерности диагностики неисправностей цифровых устройств, в него дополнительно .введены двоичный счетчик и счетчик-делитель на три, причем счетный вход счетчика-делйтеля на три соединен с второй входной клеммой логического анализатора, а его выход — с вторыми входами двух разрядоВ сумматора по модулю два, второй вход одного из разрядов которого подключен к уровню логической "1", вход начальной установки счетчика-делителя на три соединен с первой вхбдной клеммой логического анализатора и, входом установки "0" двоичного счетчика, выходы которого соединены с вторыми . входами остальных разрядов сумматора по модулю два, а счетный вход двоичного счетчика соединен с одним из выходов счетчика-делителя на три,