Устройство для сопряжения процессора с к периферийными устройствами

 

Изобретение относится к области автоматики и вычислительной техники, в частности к техническим средствам сбора и обработки информации, и может быть использовано для организации диалогового режима обмена информацией в системах коллективного пользования вычислительными ресзфсами, мультипрограммных вычислительных системах, комплексах и классах для автоматизированного обучения. Основной целью изобретения является повьшение быстродействия и расширение функциональных возможностей. Устройство содержит элемент ИЛИ, группу элементов ИЛИ, выходные коммутаторы, блоки оперативной памяти, входные коммутаторы, регистр адреса, дешифратор, блоки обмена , генератор импульсов. 1 з.п. ф-лы, 2 ил. с $ (Л ю 4; 4 Од О) 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„Я0„„1244668 цц 4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

M А BTOPCHOMY СВИДЕТЕЛЬСТВУ

II13, 1 4ъдй,: с ).

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3795984/24-24 (22) 26.09.84 (46) 15.07.86. Бюп. М 26 (71) Главный информационно=вычислительный центр Министерства высшего и среднего специального образования

УССР (72) В.Г.Слипченко, В.Н.Сороко и О.В.Журавлев (53) 681.325(088.8) .(56) Авторское свидетельство СССР

Ф 693362, кл . G 06 F 3/04, 1979.Авторское свидетельство СССР

М- 913361, кл. G 06 F- 3/04, 1982. (54) УСТРОЙСТВО ДЛ1 СОПРЯЖЕНИЯ ПРОЦЕССОРА с К ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ (5?) Изобретение относится к области автоматики и вычислительной техники, в частности к техническим средствам сбора и обработки информации, и может быть использовано для органиэации диалогового режима обмена информацией в системах коллективного пользования вычислительными ресурсами, мультипрограммных вычислительных системах, комплексах и классах для автоматизированного обучения. Основной целью изобретения является повьппение быстродействия и расширение функциональных возможностей. Устройство содержит элемент ИЛИ, группу элементов ИЛИ, выходные коммутаторы, блоки оперативной памяти, входные коммутаторы, регистр адреса, дешифратор, блоки обмена, генератор импульсов. 1 з.п. ф-лы, 2 ил.

1 124

Изобретение относится к автоматике и вычислительной технике, н частности к техническим средствам сбора и обработки информации, и может быть использовано для организации диалогового режима обмена информацией н системах коллективного пользования вычислительными ресурсами, мультипрограммных вычислительных системах, комплексах и классах для автоматизированного обучения.

Целью изобретения является повышение быстродействия и расширение функциональных возможностей за счет секциониронания общего поля опера- тивной памяти и совмещения во времени операций обмена информацией, свободных от связи с процессором, блоков оперативной памяти с периферийными устройствами.

На фиг. 1 изображена структурная схема устройства; на фиг. 2 — схема блока обмена.

Устройство содержит элемент ИЛИ 1, группу элементов ИЛИ 2, выходные коммутаторы 3. t-З.К, блоки 4.1-4.К оперативной памяти, входные коммутаторы 5.1-5.К, регистр 6 адреса, дешиф— ратор 7, блоки 8.1-8.К обмена, генератор 9 импульсов, управляющий выход 10 устройства, информационный выход 11 устройства, входные шины чтения, записи, синхронизации, информации, адреса и обращения устройства, соответственно 12-17, входные шины информации, записи, чтения, синхронизации периферийных устройстн, соответственно 18 . 1 †18 .К, .19 . 1-19 .К, 20.1-20.К, 21.1-21.К, выходные шины упранления синхронизации и информации на периферийные устройства, соответственно 22.1-22.К, 23.1-23.К, 24.1—

24.К, выходные шины 25.1-25.К дешифратора, выходные шины 26.1-26.К блока обмена, управляющие выходы 27.1—

27.К блока обмена, информационные входные шины 28.1-28.К блока обмена.

Блок обмена содержит (фиг. 2) первый, третий и второй триггеры 29, 30 и 31, второй и первый дифференцирукицие элементы 32 и 33, второй и первый элементы ИЛИ 34 и 35, второй и первый элементы НЕ 36 и 37, первый третий и второй элементы И 38, 39 и 40, дешифратор 41, счетчик 42 адреса, выходные шины информации, чтения записи, адреса и синхронизации, соответственно 43, 44, 45, 46 и 47 °

4668 2

Устройство работает следующим образом.

Обмен информацией происходит н селекторном режиме с приоритетом процессора. В ходе реализации обмена возможны два основных случая: наличие обращения к блоку оперативной памяти от процессора, отсутствие обращения от процессора к блоку оперативной памяти.

При наличии обращения к блокам оперативной памяти от процессора (наличие сигнала на шине 17) по шине 16 поступает адрес обращения. Старшие разряды адреса, распознаваясь на дешифраторе 7, возбуждают одну из его выходных шин 25. М, соответствующую

М-ому блоку оперативной памяти, с которым процессор вступает н обмен.

Сигнал с дешифратора и шины 17 поступает н M-й блок обмена, где через элемент И 38 при отсутствии в данный момент времени обращения от периферийного устройства переводит триггер 31 н единичное состояние. Если же в данный момент времени идет цикл связи периферийного устройства со своим блоком памяти, о чем свидетельствует сигнал синхронизации на выходе элемента ИЛИ 35, то перевод триггера. 31 в единичное состояние происходит после окончания передачи очередной информационной посылки между оперативной памятью и периферийным устройством. Единичные сигнал с единичного выхода триггера 31 по шине 28, через элемент ИЛИ 1 сигнализирует процесс.ору о начале обмена с оперативной памятью, после чего процессор выставляет соответствующую информацию

4lQ на шины чтения 12 записи 13, синхронизации 14, информации 15. В это же время нулевой сигнал с нулевого выхода триггера 31 по шине 22 сигнализиру ет о приостановке связи периферийноД го устройства со своим блоком оперативной памяти. Таким образом, осуществляется взаимная синхронизация работы периферийных устройств и процессора с оперативной памятью. Остальные 0 периферийные устройства в этот момент продолжают обмен с соответствующими блоками 4 оперативной памяти через свои блоки обмена 8.

При отсутствии сигнала обращения от процессора по пцюне 17 или не совпадении его с сигналом от соотнетстнующего выхода дешифратора 7 на эле3 1244 менте И 38 устройство работает следующим образом.

В режиме чтения на шине 20 И устанавливается в соответствующее состояние триггер 29. Сигнал с выхода, 5 соответствующего режиму чтения, через дифференциальный элемент 33 и элемент ИЛИ 34 обеспечивает сброс в нуль счетчика 42 адреса и установку в единицу триггера 30. Сигнал с единич- 1О ного выхода,-триггера 30 через элемент И 39 при отсутствии связи с процессором подключает генератор 9 им— пульсов к счетному входу счетчика 42 адреса (через элемент ИЛИ 35 и синхронизирующий выход 23 к периферийному .устройству) . Это обеспечивает смену текущего адреса на счетчике 42 и синхройизацию работы периферийного устройства в режиме чтения. При пос— туплении по информационной шине 27 кода "Конец обмена" возбуждается выход дешифратора 4 1, что обеспечивает перевод триггера 30 в нулевое-состояние и отключение генераторй 9 импуль 25 сов от счетчика 42 и шины 23.

В режиме записи по шине 19 триггер 29 переводится в соответствующее состояние, сбрасывая тем самым через дифференциальный элемент 32 и эле.мент ИЛИ 34 счетчик 42 в нуль и подключая синхросигналы от периферийно- го устройства через элемент И 40 и элемент ИЛИ 35 к счетному входу счетчика 42. При появлении информации от периферийного устройства по шине 18 35 в сопровождении синхросигнала. по шине 21 происходит. запись в оперативную память и модификацию текущего адреса счетчика 42. Режим продолжается до появления на шине 20 сигнала 4О чтения. Режим осуществляется при наличии единичного сигнала на нулевом выходе триггера 3 1. фор мул а из обретения 45

1. Устройство для сопряжения процессора с К периферийными устройствами, содержащее первый блок обмена, два блока оперативной памяти, два входных коммутатора, два выходных коммутатора, регистр адреса, группу элементов ИЛИ, генератор синхроимпуль.сов, при этом первые группы информационных входов первого.и второго входных коммутаторов подсоединены к выходам чтения, записи, синхронизации и информации процессора, выходы эле668 4 ментов ИЛИ группь подсоединены. к ин— формационным входам процессора, вход регистра адреса подключен к адресному выходу процессора, первый вход блока обмена подключен к выходу обращения процессора, второй, третий, четвертый и пятый входы блока обмена подключены к выходам информации, записи, чтения, синхронизации перифе рийного устройства соответственно, первый, второй и третий выходы.бло— ка обмена подключеиы к входам разрешения, синхронизации и информации периферийного устройства соответственно, причем. выход генератора синх— роимпульсов соединен с „шестым входом блока обмена, группа выходов которого соединена с второй группой информа— ционных входов первого входного коммутатора, группа выходов которого сое. динена с входами чтения, записи,синхронизации, информации и адреса пер— вого блока оперативной памяти, информационный выход которого соединен с информационным входом первого выходного комМутатора, первый выход которого соединен с седьмым входом блока обмена, младшие разряды группы выходов регистра адреса соединены с первыми группами информационных входов первого и второго входных коммутаторов, о т л и ч а ю щ е е с я тем, что,.с целью увеличения быстродействия, в него введены с второго по К-й блоки обмена, с третьего по К-й входные и выходные коммутаторы, с третьего по К-й блоки оперативной памяти, элемент ИЛИ, дешифратор, при этом выход элемента ИЛИ подсоединен к управляющему входу процессора, первые входы с второго по К-й блоков обмена подключены к выходу обращения процессора, вторые, третьи, четвертые, пятые входы с второго по .К-й блоков обмена подключены к выходам информации, записи, чтения и синхронизации с второго по К-й периферийных устройств соответственно, первые, вторые и третьи выходы с второго по К-й блоков обмена подключены к входам разрешения, синхронизации и информации с второго по К-й периферийных устройств соответственно, первые группы информационных входов с третьего по К-й входных коммутаторов подсоединены к выходам чтения, записи, синхронизации, информации процес. сора и младшим разрядам группы выходов регистра адреса, причем выход

5 1244б генератора синхроимпульсов соединен с шестыми входами с второго по К -й блоков обмена, группы входов которых соединены с соответствующими вторыми группами информационных входов с Второго по К-й входных коммутаторОВ Гp ïï61 Вбгходов кОторых сОедине ны с входами чтения, записи, синхронизации, информации и адреса с второго по К-й блоков оперативной памя- tð ти, информационные выходы которых соединены с информационнымя входами с второго по К вЂ” и выходных коммутаторов, первые выходы которых соединены с седьмыми входами с второго по К-й блоков обмена, четвертые выходы ко— торых соединены с К входами элемента ИЛИ и управляющими входами с вто— рого по К-й входных и выходных коммутаторов, вторые выходы которых сое- 2р динены с соответствующими входами элементов ИЛИ группы, старшие разряды группы выходов регистра адреса соединены с входами дешифратора, К выходов которого соединены с восьмы- 2 ми Входами с первого по К-й блоков обмена.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем.„ что блок обмена содержит счетчик адреса,, три триггера, дешифратор, три элемента И, два элемента ИЛИ, два элемента НЕ, два дифференцирующих элемента, при этом вход первого элемента НЕ соединен с первым входом первого элемента И и является первым входом блока, второй вход блока является информационной частью группы выходов блока, единичный и нулевой входы первого 1 триггера являются третьим и: четвертым входами блока соответственно, первый вход второго элемента И является пятым входом блока, первый вход третьего элемента И является шестым б8 Ь входом блока, вход дешифратора явля1 ется седьмым входом и третьим выходом блока„второй вход первого элемента И является восьмым входом блока, нулевой выход второго триггера соединен с вторым входом третьего элемента И и является первым выходом блока,, выход третьего элемента И соединен с первым входом первого элемента ИЛИ и является вторым выходом блока, единичный выход второго триггера является четвертым выходом блока, нулевой выход первого триггера соединен с единичным Входом третьего триггера, с входом первого дифференцирующего элемента и является Выхо— дом чтения группы Выходов блока, единичный выход первого триггера coединен с вторым входом второго элемен — . та И, с входом второго дифференцирующего элемента и является Выходом записи группы выходов блока, выход счетчика адреса является адресным выходом группы выходов блока, Выход первсго элемента ИЛИ соединен с входом второго элемента НЕ, со счетным входсм счетчика адреса и является синхронизирующим выходом группы выходов блока, причем в блоке обмена выход дешифратора соединен с нулевым входом третьего триггера, выход которого cocäèHeí с третьим ВхОдОм тре— тьего элемента И, выход первого элемента НЕ соединен с нулевьы входом второго триггера, единичный вход второго триггера соединен с первым элементом И, третий вход которого соединен с выходом второго элемента НЕ, выходы первого и второго- дифференцирующих элементов соединены с первым и вторым входами второго элемента ИЛИ, зыход которого соединен с установочными входами счетчика адреса, выход

Второго элемента И соединен с вторым входам первого элемента ИЛИ.

1 244668

° ° °

12446б8

17 Z9

РЗ ?4

Составитель С.Пестмал

Техред М.Ходаннч Корректор О.Луговая

Редактор Л.Повхан

Заказ 3919/52

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб ., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4