Устройство для вычисления модуля и аргумента вектора

 

Изобретение относится к вычислительной технике и позволяет сократить время вычисления модуля и аргумента вектора. Устройство содержит первый и второй мультиплексоры 1 и 4, регистры 2 и 5 нервого и второго аргументов соответственно, первый и второй сумматоры 3 и 7, группу элементов НЕ 6, генератор 8 тактовы.ч импульсов , триггер 9 задания режима, счетчик 10 управления интегрированием, триггер 11 блокировки, элемент И 12, первый 13 и второй 17 элементы ИЛИ, счетчик 14 формирования аргумента вектора, дешифратор 15 нуля, формирователь 16 импульсов. Значения абсциссы и ординаты вводятся в устройство с входов 22 и 23 абсциссы и ординаты соответственно, а значения модуля и аргумента формируются па выходах 18 и 19 устройства. О завершении вычислений можно судить но появлению сигнала на выходе 20 устройства. I ил. 18 К & (П N3 ;о О1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (Sn 4 G 06 F 7/544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3832913/24-24 (22) 02.01.85 (46) 07.08.86. Бюл. № 29 (7I) Ленинградский ордена Ленина политехнический институт им. М. И. Калинина (72) Д. А. Иванов (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 924701, кл. G 06 F 7/548, 1980.

Авторское свидетельство СССР № 943716, кл. G 06 F 7/548, 1980. (54) УСТРО! !СТВО ДЛЯ ВЫЧИСЛЕНИЯ

МОДУЛЯ И АРГУМЕНТА ВЕКТОРА (57) Изобретение относится к вычислительной технике и позволяет сократить время вычисления модуля и аргумента вектора.

Устройство содержит первый и второй муль„„SU„„1249510 А 1 типлексоры 1 и 4, регистры 2 и 5 Ilppвого и второго аргументов соответственно, первый и второй сумматоры 3 и 7, группу элементов НЕ 6, генератор 8 тактовых импульсов, триггер 9 задания режима, счетчик 10 управления интегрированием, триггер 11 блокировки, элемент И 12, первый 13 и второй 17 элементы ИЛИ, счетчик 14 формирования аргумента вектора, дегцифратор 15 нуля, формирователь 16 импульсов.

Значения абсциссы и ординаты вводятся и устройство с входов 22 и 23 абсциссы и ординаты соответственно, а значения модуля и аргумента формируются на выходах 18 и 19 устройства. О завершении вычислений можно судить по появлению сигнала на выходе 20 устройства. 1 ил.

1249510 нии «0». Выходной сигнал триггера 9, поступая на вход сброса счетчика 10 управления интегрирования, устанавливает «0» на всех er o выходах, ири этом тактовые импульсы на состояние счетчика не влияют.

Триггер 11 блокировки находится в состоя40 нии «1». Выходной сигнал триггера 11, поступая на управляющие входы мультиплексоров, подключает входы первого 2 и второго

5 регистров соответственно к выходам первого 3 и второго 7 сумматоров. Устройство находится в режиме интегрирования, но интегрирования не происходит, поскольку логический сигнал «О», поступающий с четвертого выхода счетчика 10 управления интегрированием на вход элемента И 12, запрещает прохождение импульсов с выхода гене- 50 ратора 8 тактовых импульсов на сиихронизирующие входы регистров 2 и 5. Выходной код счетчика 14 формирования аргумента вектора не изменяется, так как иа вход счетчика, подключенный к выходу элемента И 12, импульсы не поступают.

К моменту начала преобразования на входы первого 1 и второго 4 мультиилексоИзобретение относится к вычислительной технике и может быть использовано в специализированных устройствах для преобразования декартовых прямоугольных координат точки в полярные координаты.

Целью изобретения является повышение быстродействия за счет реализации алгоритма цифрового интегрирования на комбинационных логических элементах, заменой операции деления эквивалентной операцией сдвига и выполнением всех операций над параллельными кодами.

На чертеже представлена функциональная схема устройства.

Устройство содержит первый мультиплексор 1, регистр 2 первого аргумента, первый сумматор 3, второй мультиплексор регистр 5 второго аргумента, группа элементов HF 6, второй сумматор 7, генератор 8 тактовых импульсов, триггер 9 задания режима, счетчик 10 управления интегрированием, триггер 11 блокировки, элемент И 12, первый элемент ИЛИ 13, счетчик 14 формирования аргумента вектора, дешифратор 15 нуля, формирователь 16 импульсов, второй элемент ИЛИ 17, выход 18 модуля вектора устройства, выход 19 аргумента вектора устройства, выход 20 признака завершения вычислений устройства, входы 21 записи начального кода устройства, вход 22 абсциссы устройства и вход 23 ординаты устройства.

Устройство функционирует следующим образом.

В исходном состоянии генератор 8 тактовых импульсов вырабатывает прямоугольные импульсы, поступающие на счетный вход счетчика 10 управления интегрированием и первый вход элемента И 12. Триггер 9 задания режима находится в состоя

30 ров подаются параллельные т-разрядные обратные двоичные коды преобразуемых декартовых прямоугольных координат Х и Y.

Преобразование начинается после прихода импульса запуска на вход установки триггера 9 задания режима. Передний фронт импульса запуска (перепад из «О» в «1») устанавливает триггер 9 задания режима в состояние «1». Сигнал «1» с выхода триггера 9 поступает на вход сброса счетчика 10 управления интегрированием. По переднему фронту очередного тактового импульса, поступающего с выхода генератора

8 тактовых импульсов на счетный вход счетчика 10, на первом выходе счетчика устанавливается логическая «1». Перепад из «О» в «1», поступающий с первого выхода счетчика 10 на вход триггера 11 блокировки, сбрасывает его в состояние «О», что приводит к блокировке триггера 9 задания режима (сигнал «О», поступающий с выхода второго триггера 11 на вход блокировки триггера 9, запрещает срабатывание первого триггера от входных импульсов), а также к переключению устройства в режим начальной установки (сигнал «О» поступает с выхода триггера 11 блокировки на управляющие входы мультиплексоров 1 и 4, в результате чего на входы регистров 2 и 5 с выходов соответствующих мультиплексоров подаются коды преобразуемых координат) .

Второй (от начала преобразования) тактовый импульс, поступающий с выхода генератора 8 тактовых импульсов на тактовый вход счетчика 10 управления интегрирования, устанавливает «1» на его втором выходе, к которому подключены вход первого элемента ИЛИ 13 и вход разрешения записи счетчика 14 импульсов. Поскольку на другой вход первого элемента ИЛИ 13 поступает «О» с выхода элемента И 12, импульс, формируемыЙ на втором выходе счетчика 10 управления интегрирования, через первый элемент ИЛИ 13 поступает на синхронизирующие входы регистров 2 и 5; ио переднему фронту этого импульса в регистр 2 первого аргумента записывается код абсциссы, а в регистр 5 второго аргумента записывается код ордииаты. Импульс, поступающий с второго выхода счетчика 10 управления интегрированием на вход разрешенния записи счетчика 14 формирования аргумента вектора, производит запись в счетчик числа й= 2 + и, где К вЂ” коэффициент нормирования.

По переднему фронту третьего тактового импульса, поступающего на тактовый вход счетчика 10 управления интегрирования, устанавливается «1» на третьем выходе. !

1ерепад из «О» в «1», возника!ощий на входе триггера 11 блокировки, устанавливает «1» на его выходе, в результате чего снимается блокировка с триггера 9 задания

1249510 (9) (10) (1!) (2) (3) (4) t

УТ + (13) Т (14) М вЂ” Ма= 2 я (15) 3 режима и устройство переключается в режим интегрирования.

Четвертый импульс, поступающий на счетный вход счетчика 10 управления интегрирования, устанавливает «1» на его четвертом выходе, при этом поступает «1» на вход счет- 5 чика управления интегрирования, запрещая изменение состояния счетчика-делителя по счетному входу, и на вход элемента И 12, разрешая прохождение импульсов с выхода генератора 8 тактовых импульсов на счетный вход счетчика 14 формирования аргумента вектора и через первый элемент ИЛИ

13, на синхронизирующие входы регистров2и5.

Дальнейшая работа преобразователя координат описывается следующими уравне- 15 ниями:

Ь1

x(iT) = X(0) — — g y(iT)

Y (iT) — у (0) + х (!Т)

x(0) = X;

y(0) = У (5) где — номер тактового импульса, приходящего на тактовые входы регистров

2 и 5 после переключения цифровых интеграторов в режиме интегрирования, т.е. после установки «1» на третьем выходе счетчика-делителя 10, i= 1,2,...;

Т вЂ” период тактовых импульсов;

x(it) и y(it) — числа, записываемые соот- 30 вественно в регистры 2 и 5 в момент времени t;iT;

Х и Y — преобразуемые координаты.

С целью повышения быстродействия преобразователя координат, а также с целью упрощения его структуры, операция деле- З5 ния числа, записанного в регистре, на .2 (2) и(3) реализуется путем сдвига т-разрядного двоичного кода делимого на К разрядов вправо с последующим отбрасыванием

К младших разрядов (т+Е) -разрядного ко 40 да частного, причем К старшим разрядам кода частного присваивается значение (К+ 1)-го разряда.

В результаты замены в уравнениях (2) и (3) интегральных сумм соответствующими интегралами, подстановки выражений (4) 45 и (5) и перехода к непрерывному аргументу, уравнения (2) и (3) приводятся к виду

Ъ

x(t)= Х вЂ” 2 T з y(ti)at > (6)

1 50 у (t) = Y + Т ) у (t) а12. (7) о

Подставляя (6) в (7) и дважды дифференцируя полученное выражение, приходим к дифференциальному уравнению второго порядка 55 ау + 1 ау а - 2. " с 0 (8) решение которого имеет вид с

y(t)= R (+ ).

Подставляя (9) в (6), получаем

x(t) = Rcos (— — -+- д)

2Т

x(0) = X = R cosn, Из (5) и (9) следует, что у(0)= Y= R япа. (12)

Таким образом, после переключения цифровых интеграторов из режима начальной установки в режим интегрирования в преобразователе координат реализуются уравнения (9) и (10), где x(t) и y(t) — числа, записанные в регистрах 2 и 5 в момент времени t; R — полярны"; а — полярный угол.

Тактовые импульсы поступают на синхронизирующие входы регистров 2 и 5 до тех пор, пока число, хранящееся в регистре второго аргумента 5, не изменит знак с минуса на плюс. При этом возникает перепад из «1» в «О» на выходе старшего разряда регистра 5 второго аругмента, в результате чего формирователь 16 импульсов вырабатывает короткий положительный импульс, поступающий на вход второго элемента ИЛИ 17 и далее — с выхода второго элемента ИЛИ 17 на триггер 9 задания режима, который сбрасывается в исходное состояние. Сигналы «О» с выхода триггера

9 поступает на вход сброса счетчика 10 управления интегрированием и на выход, откуда на внешние устройства выдается сигнал о конце преобразования. На всех выходах счетчика 10 управления интегрированием устанавливается «О» на второй вход элемента И 12, запрещая дальнейшее прохождение импульсов с выхода генератора 8 тактовых импульсов на синхронизирующие входы регистров 2 и 5 и счетчика 14 импульсов.

Наименьшее положительное значение аргумента 1п, при котором функция y(t), определяемая выражением (9), изменяет знак с минуса на плюс, удовлетворяет условию откуда следует, что количество М импульсов, поступающих за время преобразования на тактовый вход счетчика 14 импульсов, равно

В результате преобразования координат число М вычитается из числа М, определяемого выражением (1), и в счетчике 14 импульсов остается разность (М вЂ” М„), которая, как следует из (1) и (14), связана с полярным углом а соотношением

1249510

Сон<<)ö <)ель С. !<у.ill) <)H

Рсдакгор <. Воровин тс)<рс.< H. Всрес Корректор Д. 15)р) «)<) Заказ 43 ;) 4.1 Ираж бт! I 1<) «)«. ) «) <.

ВНИИПИ Государственного комитета СССР но делам изобретений и открытий

113035, Москва, Ж- 35, Раушская наб., д. 4)5

Филиал ППП «Патент», r. Ужгород, ул. Проектная, 4

Из (10) и (13) следует, что в момент изменения знака числа в регистре 5 второго аргумента с минуса на плюс в регистре 2 первого аргумента будет записано число

x(t!)) = К . (16) Таким образом, по окончании преобразования на выход устройства с выхода регистра 2 первого аргумента поступает параллельный m-разрядный обратный двоичный код полярного радиуса R, а на другой

10 выход устройства с выхода счетчика 14 формирования аргумента вектора поступает код числа, равного произведению полярного угла а на постоянный коэффициент.

Дешифратор 15 нуля предназначен для установки преобразователя в исходное состояние при обнулении счетчика 14 формирования аргумента вектора. Когда на выходе счетчика 14 формирования аргумента вектора устанавливается код нуля, на выходс дешифратора 15 нуля вырабатывается положительный импульс, который через второй 20 элемент ИЛИ 17 поступает на вход триггера 9 задания режима и сбрасывает триггер в состояние «О».

Формула изобретения

Устройство для вычисления модуля и аргумента вектора, содержащее генератор тактовых импульсов, счетчик формирования аргумента вектора, дешифратор нуля, триггер задания режима, два элемента ИЛИ к элемент И, причем выход генсратсра тактовых импульсов соединен с первым входом элемента И, выход которого соединен со счетным входом счетчика формирования аргумента вектора, вход установки триггера задания режима является входом запуска устройства, отличающееся тем, что, с целью повышения быстродействия, в него введены два мультиплексора, регистры первого и второго аргументов, два сумматора, счетчик, группа элементов НГ, триггер блокировки и формирователь импульсов, причсм первые информационные входы первого и второго мультиплексоров являются входами абсциссы и орди наты устройства соответственно, вторые информационные входы первого и второго мультг)лексоров соедин= 0û с выходами первого и второго сумматоров соответственно, управляющие входы первого

45 и второго мультиплексоров соединены с выходом трип ера блокировки, выходы первого и второго мультиплексоров соедине),ы с информационными входами регистроь i!00вого и второго аргументов соответственно, вь!ходы регистров первого и второго аргументов соединены с входами первых слагаемых первого и второго сумматоров соответственно, выходы (п К) старших разрядов регистров первого и второго аргументов (и — разрядность абсциссы и ординаты;

К вЂ” нормирующий коэффициент аргумента вектора) соединены с входа!) и (и — - К) младших разрядов входа второго слагаемого второго сумматора и входами элементов НЕ группы соответственно, выходы элементов HE группы соединены с входами (и -- К) младших разрядов входа второго слагаемого первого сумматора, входы K старших разрядов входов вторых слагаемых первого и второго сумматоров соединены с входами (К-+ 1) разрядов вторых информационных входов первого и второго сумматоров соответственно, синхронизирующие входы регистров первого и второго аргументов соединены с выходом первого элемента ИЛИ, первый вход которого соединен с выходом второго разряда счетчика, выходы первого и третьего разрядов которого соединены соответственно с первыми и вторыми входами установки триггера блокировки, выход четвертого разряда счетчика соединен с входом запрещения прохождения тактовых импульсов этого счетчика и вторым входом первого элемента И, выход которого соединсн с вторым входом первого элемента ИЛИ, вход сброса счетчика соединен с выходом тр)п гера задания режима, синхровход которого соединен с выходом триггера блокировки, а вход сброса триггера задания режима соединен с выходом второго элемента ИЛИ, первый вход которого через формирователь импульсов соединен с выходом знакового разряда регистра второго аргумснга, второй вход второго элемента ИЛИ соединен с выходом дешифратора нуля, вход которого соединен с выходом счетчика формирования аргумента вектора, вход блокировки которого соединен с выходом второго разряда счетчика, счетный вход которого соединен с выходом генератора тактовых импульсов, а выходы регистра первого аргумента и счетчика формирования аргумента вектора являются выходами соответственно модуля и аргумента вектора устройства, выход триггера задания режима является выходом признака завершения г>ычислений устройства, входы начальног0 кода которого соединены с информационными входами счетчика формирования а ргyмeн ra вектг)па.