Устройство для детектирования ошибок

 

Изобретение может быть использовано в устройствах измерения верности передачи информации в цифровых трактах. Цель изобретения - повышение точности. Устройство содержит три сумматора 1, 2 и 3 по модулю два (СМД), компаратор 4, четыре триггера (Т) 5, 6, 7 и 8 два счетчика (С) 9 и 10, элемент ИЛИ 11 и регистр Устонобоцный дход сдвига 12. При поступлении информации на вход устройства С 10 начинает счет тактовых интервалов. После прохождения 2 тактов на выходах С 10 и Т 6, 7 и 8 устанавливается логическая единица и устройство начинает функционировать как детектор ошибок. Если произойдет сбой в регистре сдвига 12, то на выходе СМД 3 появятся импульсы, которые, воздействуя на Т 6, установят на его выходе логический ноль. С 10 начнет работать и устройство перейдет к последовательным этапам синхронизации работы до тех пор, пока автоматически не произойдет пересинхронизация устройства . Процесс измерения прерывается на незначительное время, равное времени пересинхронизации устройства, а затем продолжается. Цель достигается введением СМД 3, Т 6, 7 и 8 и С 10. 1 ил. Тактовый Вход (Л ю 01 со ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1251335 А 3 (5D 4 Н 04 В 3/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3859112/09 (22) 22.02.85 (46) 15.08.86. Бюл. № 30 (72) В. С. Балан и М. С. Гроссман (53) 621.376.3:621.373.5 (088.8) (56) Авторское свидетельство СССР № 760463, кл. Н 04 В 3/46, 1978.

Патент Великобритании № 1431218, кл. Н 04 1 7/10, 1980. (54) УСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ОШИБОК (57) Изобретение может быть использовано в устройствах измерения верности передачи информации в цифровых трактах.

Цель изобретения — повышение точности.

Устройство содержит три сумматора 1, 2 и 3 по модулю два (СМД), компаратор 4, четыре триггера (Т) 5, 6, 7 и 8 два счетчика (С) 9 и 10, элемент ИЛИ 11 и регистр

ЧстнсЫный бхпд

Такпюбый Вход

0вр

ОНИ дх

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ сдвига 12. При поступлении информации на вход устройства С 10 начинает счет тактовых интервалов. После прохождения 2 "+1 тактов на выходах С 10 и Т 6, 7 и 8 устанавливается логическая единица и устройство начинает функционировать как детектор ошибок. Если произойдет сбой в регистре сдвига 12, то на выходе СМ3 3 появятся импульсы, которые, воздействуя на Т 6, установят на его выходе логический ноль.

С 10 начнет работать и устройство перейдет к последовательным этапам синхронизации работы до тех пор, пока автоматически не произойдет пересинхронизация устройства. Процесс измерения прерывается на незначительное время, равное времени пересинхронизации устройства, а затем продолжается. Цель достигается введением

СМД 3, Т 6, 7 и 8 и С 10. 1 ил.

1251335

Следовательно, при отсутствии в входном сигнале ошибок, информация на входах компаратора 4 должна совпадать, а на выходе компаратора 4 должен установиться уровень «Лог. О» (отсутствие ошибок) .

Первые 2 тактов работы (емкость второго счетчика 10) происходит синхронизация устройства. При этом регистр 12 сдвига аполняется информацией, но импульсы иибок, если они и возникают на выходе комиара ора 1, ги на рвый счетчик 9, являющийся счетчиком ошиб п, !" на элемент ИЛИ 11 и далее на второй сч:«чик 10

«е поступят, так как первый три1гер 5 закэыт.

1l

Устройство относится к измерительной технике, в частности к устройствам измерения верности передачи информации в цифровых трактах, и может быть использовано для выделения ошибочных символов из информационных последовательностей, поступающих из цифрового тракта на вход измерителей коэффициента ошибок передачи.

Цель изобретения повышение точности.

На чертеже представлена структурная электрическая схема устройства для детектирования ошибок.

Устройство содерж ит первый — третий сумматоры — 3 по модулю два, компаратор 4, первый четвертый, триггеры 5 — 8, первый 9 и второй 10 счетчики, элемент

ИЛИ 11 и регистр 12 сдвига.

Устройство работает следующим образом.

После включения устройства импульс синхронизации устанавливает второй триггер 6, второй счетчик 10, а так же третий и четвертый триггеры 7 и 8 в исходное состояние, при котором на выходах счетчиков и третьего триггера 7 устанавливается уровень «Лог. 1», а на выходе четвертого триггера 8 — уровень «Лог. О». При этом сигнал с выхода второго счетчика 10, проходя через первый триггер 5, устанавливает на втором входе сумматора 1 IIQ модулю два, являюгцегося корректором ошибок, логический ноль. В связи с этим первый сумматор 1 по модулю два начинает работать как элемент ИЛИ.

Г1ри этом информация с входа устройства поступает на входы регистра 12 сдвига и комиаратора 4. а второй счетчик 10 начинает счет тактовых интервалов.

Точки подключения сумматора 2 ио модулю два к регистру 12 сдвига в устройстве для детектирования ошибок, находящемся в приемной части аппаратуры для проверки канала связи, должны быть те же, что в передающей части формирукнцей испытательный сигнал в виде псевдослучайной последовательности (ПСП).

После прохождения 2" тактовых импульсов в схеме произойдут следующие изменения.

На выходах второго счетчика 10, третьего и четвертого триггеров 7 и 8 установится логический ноль. При этом, во-первых, первый сумматор 1 по модулю два начнет работать как элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, и во-вторых, импульсы ошибок могут поступить через первый триггер 5 и открытый элемент ИЛИ 1! на установочные входы второго счетчика 10 и триггеров 7 и 8. В период между 2 и 2 тактом происходит про< и h+g верка информации, записанной в регистр 12 сдвига на первом этапе. С момента окончания первого этама в регистр 12 сдвига записывается только безошибочная информация, так как все ошибки исправляются первым сумматором 1 по модулю два. Если же на первом этапе в регистр 12 сдвига был записан хотя бы один о иибочный бит информации, это приведет к тому, что бит ошибки через первый триггер 5 и элемент ИЛИ

1! поступит на установочные входы первого счетчика 10 и триггеров 7 и 8, установит их в исходное состояние, и вновь начнется процесс синхронизации устройства, который будет продолжаться в общем случае до тех пор, пока на первом этапе в регистр 12 сдвига будет записан безошибочный фраг".лент информации.

После прохождения 2"+ тактов на выходах второго счетчика 10 и триггеров 7 и 8 установится уровень «Лог. 1». Этот же уровень установится на выходе второго триггера 6, запрещая дальнейшую работу второго счетчика !О, а элемент ИЛИ 11 окажется закрытым. С этого момента устройство начинает функционировать как детектор ошибок, а выделенные из потока информационных символов символы ошиоок с выхода компаратора 4 через первый триггер 5 поступают на первый счетчик 9.

При нормальном функционировании устройства информация на обоих входах третьего сумматора 3 по модулю два совпадает и поэтому на его выходе формируется логический нуль.

Если в процессе нормального функционирования устройства произойдет сбой в регистре 12 сдвига, на выходе третьего сумматора 3 ио модугио два появятся импульсы, которые, воздействуя на вход установки логического нуля второго триггера 6, установят логический ноль на его выходе, начнет работать второй счетчик 10 и устройство вновь перейдет к первому этапу работы— синхронизации, затем к второму этапу и т.д. цо тех иор, пока автоматически не произойдет иерссинхронизация устройства. При этом процесс измерения будет прерван на .»,иачи ельное время, равное времени переев l. ðîlillç löèè устройства, а затем будет продолжен.

1251335

Формула изобретения

Составитель В. Камалягин

Редактор Н. Слободяник Техред И. Верес Корректор В. Синицкая

Заказ 4427/59 Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и оз крытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент>, г. Ужгород, ул. Проектная, 4

Устройство для детектирования ошибок содержащее последовательно соединенные первый сумматор по модулю два, регистр сдвига, второй сумматор по модулю два, компаратор, первый триггер и первый счетчик, при этом первый вход первого сумматора по модулю два соединен с другим входом компаратора и является информационным входом устройства, дополнительный вы- 10 ход регистра сдвига соединен с другим входом второго сумматора по модулю два, отличающееся тем, что, с целью повышения точности, в него введены элемент ИЛИ и последовательно соединенные третий сумматор по модулю два, второй триггер, вто15 рой счетчик, третий триггер и четвертый триггер, выход которого подключен к входу установки логической единицы второго триггера, первый вход третьего сумматора по модулю два соединен с выходом первого сумматора по модулю два, второй вход соединен с выходом второго сумматора по модулю два, а выход является установочным входом устройства, тактовым входом которого является тактовый вход второго счетчика, прямой выход первого триггера подключен к второму входу первого сумматора по модулю два, вход установки логической единицы соединен с выходом второго счетчика, а инверсный выход через элемент ИЛИ соединен с информационным входом второго счетчика, с входом установки логической единицы четвертого триггера и с входом установки логического нуля третьего триггера, выход которого подключен к другому входу элемента ИЛИ.