Устройство для прерывания при отладке программ

 

Изобретение относится к цифровой вычислительной технике и предназначено для использования при отладке программ спе1шализированньгх вычислительных систем реального времени. Цель изобретения - сокращение времени отладки программ путем формирования сигнала прерьшания при реализации в программе перехода с заданным приращением адреса команды. Цель достигается Тем, что кроме первого и второго регистров, регистра прирагения адреса, схем сравнения, регистра адреса, злементов И и ИЛИ, в устройство введены арифметический блок и блок синхронизации. Сущность изобретения заключается в том, что на каждом шаге выполнения программы вычисляется приращение адреса как абсолютная величина разности последующего и предыдущего адресов и сравнивается с заранее заданным допустимым прира- 1цением адреса команды. Если адрес выходит за границы диапазона, то формируется сигнал прерывания. 3 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G Об F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3845042/24-24 (22) 16.01.85 (46) 30.08.86. Бюл. N 32 (72) Я.И. Будовский, И.В. Бурковский, K.Â. Богданова, И.В. Гольдберг, Б.В. Зобин, Ю.В. Семенов и В.Г.Сташков (53) 681.325(088.8) (56) Заявка Японии 53-41497,, кл. G 06 F 11/00, .1978.

Авторское свидетельство СССР, В 962945, кл. С 06 F 11/28, 1980. (54) УСТРОЙСТВО ДЛЯ ПРЕРЫВАНИЯ ПРИ

ОТЛАДКЕ ПРОГРАИИ (57) Изобретение относится к цифровой вычислительной технике и предназначено для использования при отладке программ специализированных вычислительных систем реального времени.

„SU„, 2 4491 А1

Цель изобретения — сокращение времени отладки программ путем формирования сигнала прерывания при реализации в программе перехода с заданным приращением адреса команды. Цель достигается тем, что кроме первого и второго регистров, регистра прирап;ения адреса, схем сравнения, регистра адреса, элементов И и ИЛИ, в устройство введены арифметический блок и блок синхронизации. Сущность изобретения заключается в том, что на каждом шаге выполнения программы вычисляется приращение адреса как абсолютная величина разности последующего и предыдущего адресов и сравнивается 3 с заранее заданным допустимым приращением адреса команды. Если адрес . выходит sa границы диапазона, то С:: формируется сигнал прерывания. 3 ил.

1254491

Изобретение относится к вычислительной технике и может быть использовано при отладке программ специализированных цифровых вычислительных систем (СЦВС) реального времени. 5

Цель изобретения — повышение быстродействия времени отладки программ путем формирования прерывания при реализации в программе перехода с заданным приращением адреса. 10

Сущность изобретения заключается в том, что на каждом шаге выполнения программы вычисляется приращение аддеса, как абсолютная величина разности последующего А „„ и предыдущего 1

А кода адреса, и сравнивается с заранее заданным допустимым приращением адреса (ПА) команды.

Если абсолютная величина приращения адреса команды превышает допус- 20

- тимую А„„- А„) ПА, или в другом виде

А„+, >А„+ ПА

А„, cA> — ПА, 1 то устройство формирует сигнал прерывания программы.

Например, если допустимое прира30 щение адреса команды соответствует

2 (или 4 в зависимости от типа ЭВМ), то при приращении адреса команды на линейном участке программы соответственно на 1 (или на 2) сигнал прерывания формируется только при реализации команды перехода.

При меньшем значении допустимого, приращения адреса сигнал прерывания формируется после выполнения каждой команды. При большем значении допустимого приращения для части переходов программы сигнал прерывания устройством не вырабатывается.

При этом устройство учитывает работу на границах адресного поля,определяемого принятой разрядностью кода адреса. Если в результате суммирования Аь + ПА возникает переполнение 50 разрядной сетки (наличие переноса в сумматоре) или в результате вычитания разность A„ — ПА оказывается отрицательной (знаковый разряд сумматора равен 1), что означает в обоих слу- 55 чаях выход за пределы адресного поля, то условия формирования прерывания отсутствуют.

На фиг. 1 представлена схема устройства для прерывания при отладке программы; на фиг. 2 — схема арифметического блока; на фиг. 3 - схема блока синхронизации.

Устройство содержит первый регистр

1, первую 2 и вторую 3 схемы сравнения, второй регистр 4, элемент ИЛИ

5, первый элемент И 6, выход 7 устройства, регистр 8 адреса, арифметический блок 9, регистр 10 приращения адреса, адресные входы 11 устройства, управляющий вход 12 устройства, блок 13 синхронизации, второй 14 и третий 15 элементы И, групп элементов HE 16, коммутатор 17, сумматор

18, четвертый элемент И 19, первый 20 и второй 21 триггеры, элементы 22-27 формирования длительности импульсов.

Регистр 10 выполнен в виде тумблерного наборника. Адресные входы 11 устройства соединены с информационным входом регистра 8 адреса, Управляющий вход запуска устройства соединен с управляющим входом записи регистра 8 адреса и входом блока 13 синхронизации. Выход регистра 8 адреса соединен с вторыми входами схем 2 и 3 сравнения и первым информационным входом арифметического блока 9, второй информационный вход которого соединен с выходом регистра 10 приращения адреса.

Первые выходы блока 9 соединены с первыми входами регистров 1 и 4, выходы которых соединены с первыми вхо дами схем 2, 3 сравнения соответственно. Выходы схем 2 и 3 сравнения соединены соответственно с первыми входами элементов И 15 и И 14, вторые входы которых связаны соответственно со вторым и третьим выходами блока 9, а выходы — соответственно с первым и вторым входами элемента ИЛИ 5. Выход элемента ИЛИ 5 соединен с первым входом первого элемента И 6, выход кото- . рого связан е выходом 7 устройства.

Первый выход блока 13 синхронизации связан с вторым входом первого элемента И 6 второй выход — с вторым входом первого регистра 1 и первым управляющим входом 3 блока 9, третий выход — с вторым входом второго реги» стра 4 и вторым управляющим входом блока 9.

В арифметическом блоке 9 выходы триггеров 20 и 21 соединены соответственно с вторым к третьим выходами

3 1254 блока, а вторые входы триггеров 20 и 21 — соответственно с первым 3 и

1 вторым 4 управляющими входами блока

9. Первые входы сумматора 18 соединены с первыми информационными входа- 5 ми блока 9, вторые входы сумматора

18 — с выходами коммутатора 17. Первые входы коммутатора 17 соединены с выходами группы элементов НЕ 16,а вторые входы — с входами элементов

НЕ 16 и вторыми информационными входами блока 9. Третий вход сумматора

18 соединен с шиной логического "0", четвертый вход — с третьим входом коммутатора 17, вторыми входами чет- 15 вертого элемента И 19 и первого триггера 20, пятый вход сумматора 18— с выходом четвертого элемента И 19.

Первый вход элемента И 19 соединен с первым входом первого триггера 20 и 20 вторым выходом сумматора 18. Третий выход сумматора 18 соединен с первым входом второго триггера 21, а первые выходы сумматора 18 — с первыми выходами блока 9. 25

Блок 13 синхронизации содержит шесть последовательно включенных элементов 22-27 формирования длительности импульсов. Вход первого элемента

22 соединен с входом блока 13, выход 30 элемента 23 соединен с первым выходом блока 13, выход элемента 25 — с вторым выходом блока 13, выход эле-. мента 27 — с третьим выходом блока 13.

Устройство работает следующим об- З5 разом. .По сигналу с управляющего входа

12 устройства, поступающему на вход блока 13 синхронизации и на управляющий вход регистра 8 адреса, текущий 4О код адреса A с адресных входов 11 устройства записывается в регистр 8 адреса, с выхода которого поступает на первый вход блока 9 и вторые входы схем 2 и 4 сравнения, при этом на 45 вторых входах блока 9 находится заранее установленный на регистре 10 код приращения адреса НА. Одновременно по сигналу с входа 12 устройства запускаются последовательно включенные 50 в блоке 13 элементы формирования длительности импульсов 22-27, при этом элементы 22, 24 и 26 срабатывают по переднему фронту импульсов, поступающих на их входы, а элементы 23, 25, Ы

27 — по спаду импульсов, поступающих на их входы. Длительность импульсов, сформированных на элементах 22, 24, 491 4

26, определяет величину задержки сигналов на первом, втором, третьем выходах блока синхронизации соответственно. Длительность импульсов, сформированных на элементах 23,25,27, определяет длительность сигналов на указанных выходах блока 13.

Отсутствие или наличие сигнала на втором выходе блока 13 синхронизации соответствует логическому "0 или

"1" на первом управляющем входе 3 блока 9 и определяет режим его работы.

При наличии "0" на первом управляющем входе 3 блока 9 производится сложение поступившего на первые информационные входы блока 9 кода адреса А с поступающим на его вторые входы кодов приращения адреса ПА с выходов блока 10.

При наличии "1" на первом управляющем входе 3 блока 9 происходит вычитание из кода А кода ПА с использованием обратного кода.

При сложении код ПА с выходов блока 1О поступает на второй вход коммутатора 17 и с его выхода — на второй вход сумматора 18, при этом обратный код IIA с выходов группы инверторов 16 на выход коммутатора 17 не проходит, так . как на втором входе блока 17 присутствует сигнал логического 0" ° Результат суммирования

А„ + ПА с первого выхода сумматора 18 и возможный при переполнении разрядной сетки сигнал переноса с второго выхода сумматора 18 заносятся по времени переднего фронта сигнала на втором выходе блока l3 в регистр 1 и первый триггер 20 соответственно.

При вычитании, так как на третьем входе блока 17 присутствует сигнал логической "1", код ПА поступает на второй вход сумматора 18 через группу инверторов 16 и первый вход коммутатора 17.

Сигнал на входе знакового разряда второго слагаемого ПА (четвертый вход сумматора 18) определяется сигналом на первом управляющем входе 3 блока

9 и в режиме вычитания соответствует

"-1". Элемент И 19 разрешает прохождение возможного сигнала циклического перейоса с второго выхода сумматора 18 в его младший разряд (вход 5 сумматора 18). При этом знаковый разряд первого слагаемого — кода A (третий вход сумматора 18) — в любом режиме равен "0".

12544

При наличии разрешающего сигнала логической " 1" на втором входе элементов И 14 или И 15 сигнал через элемент ИЛИ 5 поступает на первый З0 вход элемента И 6. При поступлении сигнала с первого входа блока 13 на второй вход элемента И 6 íà его выходе и соответственно на выходе 7 устройства формируется сигнал "Преры-З5 вание". Разрешающий сигнал логической

"1" на вторые входы элементов И 15 или И 14 поступает с инверсных выходов триггеров 20 и 21 соответственно при отсутствии в предыдущем такте ра-40 боты устройства на втором выходе сумматора 18 сигнала "Перенос" в режиме сложения и отсутствии "1" в знаковом разряде (третий выход сумматора .18) в режиме вычитания. 45

Технико-экономический эффект от использования изобретения по сравнению с прототипом заключается в сокращении времени при отладке программ за счет формирования прерывания не при каждом выполнении команды перехода,а только при реализации в програмМе перехода с приращением адреса, большим заранее заданного, т.е. сокращается время отладки контрольных 55 вариантов задач за счет сокращения числа прерываний в программе в процессе отладки. у 5

Результат вычитания А — HA с пери вого выхода сумматора 18 и значение знакового разряда с третьего выхода сумматора 18 заносятся во второй регистр 4 и второй триггер 21 соответственно по сигналу с третьего выхода блока 13.

В следующем цикле при поступлении очередного сигнала на управляющий вход 12 устройства в регистр 8 адреса 10 заносится новое значение кода адреса А„, с адресных входов 11 устройства. Код адреса А с выходов регистра

S адреса поступает на вторые входы схем

2 и 3 сравнения,на первых входах которых присутствуют подготовленные в предыдущем цикле и хранящихся на регистрах 1 и 4 кбды А + ПА и А - ПА соответственно.

Выходные сигналы логической "1" на 20 схемах 2 и 3 сравнения формируются при выполнении условий А„„> А„ + ПА или А„„(A — ПА соответственно и поступают на первые входы соответствующих элементов И 15 и И 14. 25

91 6

Формула изобретения

Устройство дл. прерывания при отладке программ, содержащее первый и второй регистры, первую и вторую схемы сравнения, первый, второй и третий элементы И, регистр адреса, регистр приращения адреса и элемент

ИЛИ, причем информационные выходы первого и второго регистров соединены с первыми входами соответственно первой и второй схем сравнения, информационный выход регистра адреса соединен с вторыми входами первой и второй схем сравнения, выход "Больше" первой схемы сравнения соединен с первым входом второго элемента И, адресный вход устройства соединен с информационным входом регистра адреса, вход запуска устройства соединен с входом записи регистра адреса, выход элемента ИЛИ соединен с первым входом первого элемента И, выход которого является вьг<одом прерывания устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены блок синхронизации и арифметический блой, содержащий сумматор, коммутатор, элемент И, группу элементов НЕ, первый и второй триггеры, причем выход

"Меньше" второй схемы сравнения соединен с первым входом третьего элемента И, выходы второго и третьего элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, вход запуска устройства соединен с входом запуска блока синхронизации, первый выход которого соединен с вторым входом первого элемента И, второй выход .блока синхронизации соединен с входом записи первого регистра, тактовым входом сумматора, первым входом элемента И,управляющим входом коммутатора и первым установочным входом первого триггера, третий выход блока синхронизации соединен с входом записи второго регистра и с первым установочным входом второго триггера, информационный выход регистра адреса соединен с входом первого операнда сумматора,информационный выход сумматора соединен с информационными входами первого и второго регистров, выход регистра приращения адреса соединен с первой группой информационных входов коммутатора и через элементы HE группы—

1254491 с второй группой информационных входов коммутатора, выход которого соединен с входом второго операнда сумматора, выход переполнения сумматора соединен с вторым установочным входом первого триггера и вторым входом элемента И, выход которого соединен с входом циклического переноса сумматора, выход значения знакового разря-. да сумматора соединен с вторым установочным входом второго триггера,выходы первого и второго триггеров соединены с вторыми входами второго и третьего элементов И соответственно.

1254491

Составитель И. Сигалов

Техред И.Попович Корректор Л. Латай

Редактор И. Касарда

Заказ 4722/53

Тиран 671 Подписное

ВНИИНИ Государственного комитета СССР по делам изобретений н открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4