Устройство для отладки программно-аппаратных блоков

 

Изобретение относится к вычис-, лительной технике и может быть использованб при создании микроЭВМ на основе микропроцессоров.Цель изобретения - расширение области использования и повьшение достоверности отладки. Устройство содержит коммутатор адреса, блок памяти переадресации , блок синхронизации, счетчик, блоки памяти адресов и данных, элемент 2И-Ш1И, регистр, три группы элементов И, дешифратор, коммутатор управляющих сигналов, блок сравнения счетчик,- три триггера, пять элементов И и пять элементов ИЛИ. 1 з.п. ф-лы, 3 ил. о € 1чЭ М ЧЭ СО Од еп

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (59 4 С 06 F 11!28

ВСЕГОФ?Р " 1

13,".

СМИЛОВО Ю" А

ОПИСАНИЕ ИЗОБРЕТЕНИЯ к авто снов у СвидятеЛьСтвм

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

JlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3651276/24-24 (22) 30.08.83 (46) 07.07.86. Бюл. Р 25 (71) Ордена Ленина институт кибернетики им. В.M.Глушкова (72) В.В.Бадашин, В.И.Ланда, В.Л.Леонтьев, А.В.Палагйн и В.И.Сигалов (53) 681.3(088".8) (56) Справочник по цифровой вычислительной технике. Под ред. Б.Н.Малиновского. Техника, 1981, т. III, с. 125-145.

MDS-ISE-80. Microcomputer System

Data Book Santa Сfara. Intef Corp .1976.

„.SU„, 1242965 А1 (54) УСТРОЙСТВО ДПЯ ОТЛАДКИ ПРОГРАММН0-АППАРАТНКХ БЛОКОВ (57) Изобретение относится к вычислительной технике и может быть использованд при создании микроЭВИ на основе микропроцессоров. Цель изобретения — расширение области использования и повышение достоверности отладки. Устройство содержит коммутатор адреса, блок памяти переадресации, блок синхронизации, счетчик, блоки памяти адресов и данных, элемент 2И-ИЛИ, регистр, три группы элементов И, дешифратор, коммутатор управляющих сигналов, блок сравнения счетчик,.три триггера, пять элементов И и пять элементов ИЛИ. 1 з.п.

Ф-лы, 3 ил.

1 124

Изобретение относится к вычислительной технике и может быть использовано при создании микроЭВМ, микроконтроллеров и других устройств на основе микропроцессоров.

Целью изобретения является расширение области использования и повышение достоверности отладки.

Б предлагаемом устройстве ориентация на конкретный тип микропроцессора осуществляется программно, за счет чего достигается сокращение затрат аппаратуры.. Кроме того, поскольку для подключения к отлаживае-. мому устройству не требуется удалять из последнего микропроцессор, повышается достоверность отладки и расширяется область использования устройства, при это оно может быть использовано не только при разработке, но и для диагностики и контроля при серийном производстве, а также при ремонте микропроцессорной техники.

На фиг. 1а,б приведена схема предлагаемого устройства для отладки программно-аппаратных блоков; на фиг, 2 — схема блока синхронизации; на фиг. 3 — блок-схема программы, реализуемой ЭВМ, управляющей устройством, Устройство содержит коммутатор

1 адреса, блок 2 памяти переадресации, блок 3 синхронизации, счетчик

4, блоки памяти адресов 5 и данных 6, элемент 2И вЂ” ИЛИ 7, регистр 8, группы элементов И 9 и 10, дешифратор

11, группы элементов И 12 — 15, регистр 16, коммутатор 17 управляющих сигналов, группы элементов И 18 — 25, элемент И 26, элемент ИЛИ 27, одновибратор 28, триггеры 29 и 30,элемент ИЛИ 31, элемент И 32, элемент

ИЛИ 33, элемент И 34, элементы ИЛИ

35 и 36, блок 37 сравнения, тактовые входы 38 и 39 блока синхронизации, входы записи 40, обращения 4 1, чтения 42 и выходы 43 — 45 блока памяти переадресации, входы 46 — 48 и 49—

51 групп элементов И 9 и 10 соответст венно,входы 52 — 54 записи регистра

16,вход 55 записи, тактовый вход 56 и информационные входы 57 — 60 блока

37 сравнения, входы 61 запуска и тактовый 62 блока 3 синхронизации, выходы 63 и 64 синхронизации устройства, выходы 65 — 68 регистра 16, выход 69 синхронизации устройства, счетчик 70, триггер 71, элементы И

72 и 73.

2965 2

Входная шина адреса устройства связывает первые. информационные входы коммутатора 1 адреса, входы

61 запуска блока 3 синхронизации, информационные входы счетчика 4, входы

48 и 51 групп элементов И 9 и 10, первые входы групп элементов И 19 и

; 0 выходы элементов И 13 и 14,вход

54 записи регистра 16 и информационный вхоц 58 блока сравнения.

Входная шина данных устройства связывает информационные входы блока памяти переадресации, информационные входы регистра 8, выходы групп элементов Й 9 и 10, инФормационные входы регистра 16, первые входы группы элементов И 21, выходы группы элементов И 15 и первую группу информационных входов 57 блока 37 сравнения о

Входная шина синхронизации связывает тактовые входы 38, 39 и 62 блока 3 синхронизации, вход 40 записи блока 2 памяти переадресации, вход р 54- записи регистра 16, первый вход элемента 2И вЂ” ИЛИ 7, второй информационный вход коммутатора 17 управляющих сигналов, тактовыи вход 56 блока 37 сравнения, первые входы группы элементов И 18, первые входы элемен- . та И 32, элементов ИЛИ ЗЗ и 36 и. выходы элементов XM 33 и 31.

Управляющих выход блока 3 синхронизации подключен к тактовому входу дешифратора 11,. первому управляющему .35 входу коммутатора 17 управляющих сигналов и к выходу 69 синхронизации устройства. Выход 44 блока 2 ЭУ переадресации подключен к первым BxooGM групп элементов И 12 — 14„второму

40 входу элемента 2И вЂ” ИЛИ 7,первому информационному входу коммутатора 17 управляющих сигналов и к выходу 63 синхрони"-:ации устройства. Выход

64 синхронизации устройства связан с м5 выходом группы элементов И 12.

Счетный вход счетчика 4 через внутреннюю шину синхронизации подключен к вторым входам группы элементов И

12, выходам группы элементов И 22, входу 42 чтения блока 2 памяти переацресации, третьему входу элемента

2И вЂ” ИЛИ 7 и входам записи блоков памяти адресов 5 и данных 6, Выходы группы элементов И 23 че5r

5 рез внутреннюю шину адреса подключены к группам информационных входов

59 и 60 блока 37 сравнения, выходам группы элементов И 24, вторым инфор3 I мационным входам коммутатора 1 адреса и к информационным входам блока

5 памяти адресов. Выходы группы элементов И 25 через внутреннюю информационную шину подключены к первым входам группы элементов И 15 и к информационным входам блока 6 памяти данных. Выходы элементов И 19 через выходную шину адреса связаны с выходами группы элементов И 20 и с первыми входами групп элементов

И 23 и 24. Выходы группы элементов

И 21 через выходную информационную шину связаны с первыми входами элементов И 25 ° Выходы группы элементов

И 18 через выходную шину синхронизации связаны с первыми входами группы элементов И 22, вторым управляющим входом коммутатора 17 управляющих сигналов, первым и вторым информационными выходами первого регистра, первым входом элемента ИЛИ

27, первым входом элемента И 26, нулевым входом триггера 29, тактовым входом триггера 30, нулевым входом триггера 30 и выходами элементов

ИЛИ 35 и 36.

Выход коммутатора 1 адреса соединен с адресным входом блока 2 памяти переадресации, первый выход дешифратора 11 соединен с управляющим, входом коммутатора I адреса и входом 41 обращения блока 2 памяти переадресации. Второй выход дешифратора 11 соединен с четвертым входом элемента 2И вЂ” ИЛИ 7, третьим информационным входом коммутатора 17 управляющих сигналов и вторым входом элемента И 26. Третий выход дешифратора 11 соединен с входом 55 записи блока 37 сравнения и входом 52 записи регистра 16. Четвертый выход дешифратора 11 соединен со входом 46 группы элементов И 9, входом 49 группы элементов И 10 и входом записи счетчика 4, выход которого соединен с адресными входами блоков памяти адреса и данных, выходы которых соединены соответственно с входами 47 и 50 групп элементов И 9 и 10.

Тактовый выход блока 3 синхронизации подключен к входу записи регистра 8, выход которого соединен с информационным входом дешифратора.11.

Выход 43 блока 2 памяти переадресации соединен с вторыми входами группы элементов И 14. Выход элемента

2И-ИЛИ 7 подключен к второму входу группы элементов И 15. Выход 45 бло242965 4 ка 2 соединен с первым входом элемента ИЛИ 31, второй вход которого подключен к выходу блока 37 сравнения.

Первый выход коммутатора 17 управ.

5 ,ляющих сигналов соединен с вторыми входами групп элементов И 22 — 24, второй и третий выходы коммутатора

17 управляющих сигналов соединены с вторыми входами групп элементов

И 21 и 25 соответственно. Четвертый выход коммутатора 17 управляющих сигналов соединен с вторыми входами групп элементов И 18 — 20.

Выход элемента И 26 через одновибратор 28 подключен к единичным входам триггеров 29 и 30, информационные входы которых соединены с шиной нулевого потенциала устройства.

Выход элемента ИЛИ 27 подключен к тактовому входу триггера 29, единичный выход которого подключен к второму входу элемента И 32, выход которого соединен с первым входом элемента ИЛИ 35, а нулевой выход сопряжен с вторым входом элемента ИЛИ

33 и первым входом элемента И 34,второй вход которого соединен с единичным выходом триггера 30 и вторым входом элемента ИЛИ 36. Нулевой выЗО ход триггера 30 подключен к четвертому информационному входу коммутатора

17 управляющих сигналов. Третий информационный выход регистра 16 подключен к второму входу элемента ИЛИ

З5 35, третий вход которого сопряжен с выходом элемента И 34, а четвертый информационный выход — к третьему входу элемента ИЛИ 36, Блок 3 синхронизации устройства содержит элементы И 72 и 73, счетчик

70 и триггер 71. Входы элемента И 73 связаны с входами 61, 62 и 38 блока синхронизации, а выход соединен с тактовым выходом блока синхронизации и единичным входом триггера 71, информационный вход которого подключен к шине нулевого потенциала устройства, а тактовый вход соединен с управляющим выходом блока синхронизации и выходом элемента И 72, входы которого связаны с выходами счетчика 70, вход сброса которого соединен с нулевым выходом триггера 71, а тактовый вход подключен к входу 39 блока синхронизации.

Устройство работает под управлением управляющей микроЭВМ, в качестве которой может быть использована

1242965 микроЭВМ УВС-01, и обеспечивает отладку устройств, например, на осноI-:,e микропроцессоров К580ИК80 или

NTEI. 8080.

Устройство отладки микроЭВМ и микроконтроллеров может работать в одном из двух режимов: управление или прогона программы.

В режиме управления управляющая микроЗВМ осуществляет обмен информацией с внутренними блоками устройства отладки, памятью и портами вводанывода отлаживаемой микроЭВМ, а также ее внутренними узлами. Рассмотрим работу устройства в режиме управления. Работой устройства B этом режиме управляет блок 3 синхронизации.. Для обращения к тому или иному блоку устройства отладки управляющая микраЭВМ устанавливает на нхадах 61 блока 3 синхронизации адрес, логически являющийся одним из портов вывода управляющей микраЗВМ, а на информационных входах регистра 8 — кад блока, к которому производится обращение. При наступлении сигнала ныдачи информации, поступающего на вход

62 блока синхронизации, на его тактовом выходе появляется сигнал задиск ь регистре 8. После записи кода блок синхронизации начинает подсчет сигналов начала машинных циклов управляющей микроЭВМ (сигнал начала цикла поступает на вход 39). На седь. мом цикле на втором выходе блока 3 синхронизации появляется сигнал включения дешифраторав 11, наступающий одновременна через выход 69 синхронизации на шину блокировки памяти и портов ввода-вывода управляющей микроЗВМ. При появлении сигнала вклю. чения дешифратора 11 на одном из ега выходов появляется сигнал обращения к соответствующему блоку устройства.

Первый выход дешифратора 11 управляет загрузкой информации в блок 2 памяти переадресации. В этот блок загружается информация о состоянии каждого сегмента памяти, адресуемой атлаживаемой микроЗВМ. При этом весь объем адресуемой памяти разбивается на

16 сегментов, определяемых четырьмя старшими разрядами адреса. Для каждого сегмента указывается защищен ли он (разрешено ли к нему обращение) находится ли он в отлаживаемой микроЗВМ, находится ли он в управляющей микроЗВМ. В последнем случае указынается также, какой сегмент памяти управляющей микроЗВМ соответствует данному сегменту памяти атлаживаемай микроЭВМ. Информация записывается

:в блок памяти переадресации через входную шину данных. Адрес„ по которому записывается эта информация olIределяется адресом на четырех старших адресных шинах управляющей микроЭВМ,поступающим через коммутатор 1 адреса на адресные входы блока 2 памяти переадресации, Запись в блок производится при подаче на вход 40 сигнала. выдачи информации.

Третий выход дешифратора 11 управляет обращениями к блоку 37 сравнения и к регистру 16, Выбор каждого из этих блоков проводится в зависи-мости от кода на трех младших адресных шинах управляющей микроЗВМ,подключенных к входу 58 блока 37 сравнения. и входу 53 регистра 16. В блок

37 сравнения записываются адреса тачек останона прогона прогpRMMbI.Зтк адреса записываются в блок сравнения через входную шину данных,падкл;оченную к входам 57 блока. 37 сравнения, Запись пронодится при поступлении

30 на вход 56 сигнала выдачи, кнформапии упрОнляющ и микрОЭВМ

В регистре 16 устананлива стся сигналы, управляющие отлаживаемой микроЭВМ, "Сброс" (выход 65)„ Гатов" (выход 67), "Захват" (выход бб)„ "Блокировкам" (ныход 68). Назначение этих сигналов следующее: Сброс" сигнал инициализации, после поступления которого мккрапрацессар ОlëÿæèHÎ. емок микраЭВМ начинает обращение к нулевой ячейке памяти, сигнал Готовя высоким уровнем разрешает работу микропроцессора отлаживаемой микроЭВМ, а низким уровнем останавливает ега.

Прк низком уровне сигнала "Готов" микропроцессор останавливается Ila обращении к очередной ячейке памяти

IvIll порту ввода-вывода и не заканчивает это обращение да тех пар, пока уровень сигнала "Гатов" не станет высоким. Сигнал "Захват" отключает микропроцессор отлаживаемай микраЭВМ от шин атпаживаемой микроЭВМ, позволяя тем самьи осущестнить прямой доступ к памяти последней. Сигнал

"Блокировка" запрещает обращение к памяти и портам ввода-нывада атлажкнаемой микроЗВМ. Установка этих сигналов проводится через входную шину

1242965 данных, подключенную к информационным входам регистра 16. Установка проводится при подаче на вход 54 сигнала вьдачи информации управляющей микроЭВМ.

Четвертый выход дешифратора 11 управляет чтением из блоков памяти адресов и данных. В режиме управления из этих блоков считывается ин10 формация о ходе выполнения программы отлаживаемой микроЭВМ, записанная в эти блоки в режиме прогона программы. Эта информация включает состояния шин отлаживаемой микроЭВМ в !

5 каждом машинном цикле. Информация из блока памяти адресов считывается при подаче на вход 48 группы элементов И 9 кода адреса О,. а информация из блока памяти данных считывается .:

20 при подаче на вход 51 группы элементов И 10 кода адреса l.

Второй выход дешифратора 11 управляет обращениями к памяти и портам ввода-вывода отлаживаемой микроЭВМ, а также обращениями к внутренним узлам микропроцессора последней. Для обращения к памяти отлаживаемой микроЭВМ в регистре l6 предварительно устанавливается сигнал "Захват",пере30 . дающийся через элемент ИЛИ 36 на соответствующую шину отлаживаемой микроЭВМ. При поступлении этого сигнала микропроцессор ° последней отключается от шин и позволяет осуществить прямой доступ к памяти. Дешифратор 11 вырабатывает сигнал обращения к отлаживаемой микроЭВМ. При этом, если проводится запись в ее память, адресные, информационные и управляющие сигналы управляющей микроЭВМ через группы элементов И 18 — 21, которые стробируются сигналами с второго и третьего выходов коммутатора 17 управляющих сигналов, через выходные шины поступают на соответствующие шины отлаживаемой микроЭВМ. Таким образом, информация из управляющей микроЭВМ записывается в память отлаживаемой микроЭВМ. При чтении информации из памяти отлаживаемой микроЭВМ направление передани адресных и управляющих сигналов остается таким же, как и в режиме записи, а направление передачи информационных сиг,налов изменяется на противоположное.

Сигналы с информационных шин отлаживаемой микроЭВМ, через группы элементов И 25 поступают на внутреннюю информационную шину устройства отладки, а оттуда через группу элементов И

15 — в управляющую микроЭВМ.

Коммутатор управляющих сигналов

l7 реализует следующие логические функции:

Y1 = X51 ° X52 ° D1 V X51 Х 52 ° D4;

Y2 = X51 X52 Di V X51 ° Х52-D3;

Y3 = Х51" Х52 D3 ° D4;

Y4 = Х51 ° Х52 D1 V X5 l ° Х52. D2 D3, где Y Х;, D — логические уровни сигналов на

i-м выходе,j-ì управляющем и к-м информационном входах комму. татора.

Для обмена информацией с внутренними узлами микропроцессора отлаживаемой микроЭВМ в регистре 16 предварительно устанавливается сигнал

"Блокировка" и снимается сигнал "Готов" (т.е. на выходе 67 регистра

16 устанавливается уровень логи-" ческого (1 О"). Сигнал Готов" с выхода 67 регистра 16 через элемент

ИЛИ 35 поступает на соответствующую шину отлаживаемой микроЭВМ. Сигнал

"Блокировка" с выхода 68 регистра 16 поступает на соответствующую шину отлаживаемой микроЭВМ.3атем дешифратор 11 вырабатывает сигнал обращения к отлаживаемой микроЭВМ. При совпадении этого сигнала с сигналом "Блокировка", сигнал уровня логической "1" с выхода элемента

И 26 через одновибратор 28 устанавливает по единичным входам триггеры

29 и 30 ° Сигнал уровня логической

"1" поступает на вход элемента И 32, а сигнал уровня логического "0" с нулевого выхода триггера 29 поступает на вход элемента ИЛИ 33. Так как в начале машинного цикла управляющей . микроЭВМ сигналы вьдачи информации (поступает на второй вход элемента

И 32) и приема информации (поступает на второй вход элемента ИЛИ

33) отсутствуют (логический "0"), на выходе элемента И 32 и на выходе элемента ИЛИ 35 сохраняется уровень логического "О.", а на выходе элемента

ИЛИ 33 -появляется сигнал уровня логического "0". Таким образом, при обращении управляющей микроЭВМ к микропроцессору отлаживаемой микроЭВМ на шинах Готов управляющей и отла- живаемой микроЭВМ устанавливаются 24 ус)6, 10 уровки логическогo 0 . Сигнал с единичного выхода триггера 30 через элемент ИЛИ 36 устанавливает уровень логической 1 на Захват отлажива-емои микроЭВМ. Сигнал с нулевого выхода триггера 30 поступает на четвертый информационный вход коммутатора

17 управлягвщих сигналов и блокирует

НгЭОХОжггЕН ге аДРЕСКЫХ Б УПРавлягОЩИХ сивка..гов через группы элементов И

18 — 24, TBKH I Образом» B )тоги режиме проводится обмен только информационными сигналами. Обмен информапион ыми сигналами осушестьляется ч ак же как и в режиме Обв сщенггя к памяти отлаживаемой микроЭВМ,, Если управляющая мнкроЭВИ выполняет запись во внутренние узлы микропроцессора отлаживаемой гчикроЭВИ, при появлении сигнала выдачи информации из управляющей микроЭВМ на выходс элемента И 32 пояьляется сигнал уровня логической Н1гг, который блокирует элемент ИЛИ 35 и устанавливает уроВ екь логичесгсОй I ка IIIHIIB ГОтОв оттгаживаемой микроЭВМ. В результате этого гягкропроцессор отлагкиваемой микроЭВМ заканчивает цикл приема инфорг гадки и задним ф1эОктом сигналя приема информации отлаживаеглой мик-. роЭВИ через элемент ИЛИ 27 по тактовому входу сбрасывает триггер 29.При этом сигllал уровня логи геской

1г н с нулевого выхода триггера 29 блокирует, э.гемент ИЛИ 33 и на шине НГОтовк управляющей микроЭВИ устанавливается уровень логической "1". управляющая мигсроЭгВг1 заканчивает цикл выдачи информации. После этого микропроцессор отлаживаемой микроЭВМ выдает по шине НПодтверждекие Захгзата" уровень логической "1", Этот сигнал прступает на.нулевой .вход триггера 30 и сбрасывает его. На единичном вьгходе этого триггера появляется логический "0" и на.шике "Захват" отлаживаемой микроЭВИ также устанавливается уровень логического . "0", т.е. сигнал Захват снимается, После этого сигнал "Подтверждение

Захвата" также снимается и микропроцессор отлаживаемой микроЭВМ переходит в состояние ожидания (низгсий уровень сигнала "Го"îâ 3.

Если управляющая микроЭВИ выполняет цикл приема информации из внутренних узлОВ микропроцессОра Отлаживаег гой микроЭВМ р пОследний соотв е t c г в-; Elllo проводит пикл выдачи информации. Начало обращения протекает так же, как в описанном режиме. После установки триггеров 29 и 30 в состояние "1" при появлении сигнала приема информации блокируется схема разделения и на шине сигнала Готовя управляющий микроЭВМ устанавливается

",г1 уровень логической "1". После этого управляющая микроЭВИ заканчивает цикл приема информации и задним фронтом сигнала приема информации через элемент ИЛИ 27 сбрасывает по тактово1 му входу триггер 29. При этом на выходе элемента И 34 появляется уровень логической " t", который блокирует элемент ИЛИ 35.и на шине "1 отов" отлагкиваемой микроЭВМ появляется уровень логическои 1 . После этого микропроцессор отл:аживаемой микроЭВИ заканчивает цикл выдачи информации и выдает сигнал Подтверждение Захвата", сбрасывающий триггер 30.Сигналы "Захват" и "Готов" снимаются (логический "0") и микропроцессор отлаживаемой микроЭВМ переходит в состоякие ожидания.

После обмена информацией с внутренними блоками устройства отладки, памятью отлаживаемой микроЭВМ и внутренними узлами микропроцессора отлаживаемой микроЭВМ управляющая микроЭВМ переводит устройство отладки в режим прогона программы. Для этого

3" в регистре 16 снимаются сигналы "Сброс ", "Захват", "Блокировка" и устанавливается уровень логической 1" сигнала "Готов". Микропроцессор

oтлаживаемого устройства начинает .1 г) выполнять программу. Информация с шик отлаживаемой микроЭВМ через группы элементов И 22 — 25 поступает на внутренние шины устройства отладки, с которых информация поступает ка

Ь ) гснформациоггкьге входы блока. памяти адресов и блока памяти данных, где о»а и запоминается„

На адресные входы блока 2 памяти переацресации поступают сигнальг с четырех старших адресных шин отлаживаемой микроЭВМ, определяющие номер сегмента памяти. Для каждого сегмента памяти отлаживаемой микроЭВМ в блоке памяти переадресации хранится информация о том, защищен ли он и о месте его расположения. Если сегмент тгамятгк, комер которого установлен, защищен, на выходе 45 блока памяти

1242965

12 переадресации устанавливается уровень логической "1", который через элементы ИЛИ 31 и 36 вырабатывает сигнал "Захват", прекращающий выполнение программы микропроцессором отлаживаемой микроЭВМ. Если сегмент памяти нахбдится в управляющей микро

ЭВМ, на выходе 44 блока памяти переадресации устанавливается уровень логической "1" иницирующий прямой доступ к памяти управляющей микроЗВМ

Код номера сегмента памяти, к которому должно проводиться обращение (старшие разряды адреса), появляется на выходах 43 блока памяти переадресации и поступает на входы группы элементов И 14. Младшие разряды адреса (не модифицируемые) поступают н входы группы элементов И 13. Сигнал с выхода 43 блока памяти переадресации стробирует группы элементов

И 12 — 14 и разрешают прохождение сигналов адреса и сигналов синхронизации отлаживаемой микроЭВМ на соответствующие шины управляющей микроЭВМ, Кроме того, он разрешает прохождение информационных сигналов с шин управляющей микроЭВМ на информационные шины отлаживаемой микроЭВМ через группу элементов И 21 в случае чтения и в противоположном направлении через группу элементов И 15 в случае записи информации в память управляющей микроЭВМ. Таким образом, если в блоке памяти переадресации записано, что какой-либо сегмент памяти отлаживаемой микроЗВМ физически находится в базовой микроЭВМ, то отлаживаемая микроЭВМ проводит прямой доступ к памяти управляющей микроЭВМ. Номер сегмента памяти, к которому проводится прямой доступ, хранится в блоке памяти переадресации.

На входы 59 и 60 блока 37 сравнения поступают адресные сигналы отлаживаемой микроЗВМ и сравниваются с адресами точек останова прогона программы, заранее записанными в блок сравнения. При совпадении текущего адреса, установленного на шинах отлаживаемой микроЭВМ, с адресом одной из точек останова на выходе блока сравнения вырабатывается сигнал уровня логической "1", устанавливающий через элемент ИЛИ 31 сигнал "Прерывание" на шине управляющей микроЗВМ, а через элемент ИЛИ

36 — сигнал "Захват" на шине отлаживаемой микроЭВМ. После получения сигнала "Прерывание" управляющая микроЭВМ переводит устройство отлад5 ки в pew управления и проводит ана лиз хода выполнения программы, информация о котором записана в блоке памяти адресов и блоке памяти данных.

Сигналы Прерывание" для управляющей микроЭВМ и Захват для отлаживаемой микроЭВМ вырабатываются и в том случае, если произошло обращение к защищенному сегменту памяти (выход 45 блока переадресации).

Блок-схема алгоритма взаимодействия управляющей микроЭВМ с устройством для отладки микроЭВМ и микроконтроллеров представлена на фиг. 3. а Блок синхронизации работает следующим образом.

Для обращения к тому или иному блоку устройства отладки управляющая микроЭВМ устанавливает на входах 61 адрес блока синхронизации, а на входе 62 — признак обращения к порту ввода-вывода (блок синхронизации логически является одним из портов вывода управляющей микроЭВМ). При поступлении на вход 38 сигнала выда30 чи информации из управляющей микроЭВМ на выходе элемента И 73 появляется сигнал уровня логической "1" который устанавливает триггер 71 и заносит.код блока устройства отладки в регистр 8 (фиг. 1). После установки триггера 71 снимается сигнал сброса счетчика 70 (логической "0") и он начинает подсчет сигналов начала машинного цикла управляющей микроЭВМ, поступающих на счетный вход

40 счетчика по входу 39. При поступлении например, седьмого сигнала начала

C машинного цикла управляющей микроЭВМ на выходах счетчика 70 устанавливаются код и сигнал с выхода эле45 мента И 72 включает дешифратор 11 и устанавливает сигнал блокировки памя. ти и портов ввода-вывода управляющей микроЗВМ (фиг. 1). При поступлении на счетный вход счетчика 70 следующего сигнала начала машинного цикла управляющей микроЗВМ на выходе элемент И 72 устанавливается уровень логического "0". При этом по тактовому входу сбрасывается триггер 71, который сбрасывает счетчик 70. Таким образом, на заданном машинном цикле после обращения к блоку синхронизации управляющая микроЭВМ производит

14 обращение к одному из блоков устройства отладки.

Формула и з обретен к я

1. Устройство для отладки прог- . раммно-аппаратных блоков, содержащее коммутатор адреса, блок памяти переадресации, четырнадцать групп элементов И, элемент 2И-ИЛИ, коммутатор управляющих сигналов, блок синхронизации, первый и второй регистры,дешифратор, счетчик, блок памяти,цанных, блок памяти адресов и блок сравнения, причем первый выход блока синхронизации соединен с тактовым входом дешифратора, с первым управ-. ляющим входом коммутатора управляющих сигналов и с первым выходом группы выходов синхронизации устройства, выход признака прямого досту па блока памяти переадресации соеди=нен с первыми входами элементов И первой, второй и третьей групп, с первым информационным входом коммутатора управляющих сигналов, с. первым входом элемента 2И вЂ” ИЛИ и с вторым выходом группы выходов синхронизации устройства, выходы элементов И третьей группы соединены с третьим Выходом группы выходов синхронизации устройства, первый, второй и третий тактоВые входы блока синхронизации, вход записи блока памяти переадресации, второй вход элемента 2И-ИЛИ, первый вход записи первого регистра, второй информационный вход коммутатора управляющих сигналов, тактовый вход блока сравнения и первые входы элементов И четвертой группы соединены с входной шиной синхронизации устройства, информационные входы блока памяти переадресации соединены с входной шиной данных устройства и первыми входами элементов И пятой группы, входами элементов И шестой группы, первой группой информационных входов блока сравнения, информационными входами первого и второго регистров и выходами элементов И седьмой и восьмой групп, Выходы элементов И первой и второй групп соединены с первыми входамк элементов И девятой и десятой групп, с входной шиной адреса устройства, с вторым информационным входом блока сравнения, входом запуска алака синхронизации, информационными входами счетчика, первыми входами элементов

Б седьмой и восьмой групп, первыми информационными входами коммутатора адреса и вторым Входом записи первого регистра, счетный вход счетчика через внутреннюю двунаправленную шину синхронизации подключен к вторым гходам элементов И третьей группы,выходам элементов И одиннадцатой группы, входу чтения блока памяти переадресации, третьему входу элемента

2И-ИЛИ, входам записи блоков памяти адреса и данных, первые входы элеменгов И шестой группы через внутреннюю двунаправленную информационную шину соединены с выходами элементов

И двенадцатой группы и информационными входами блока памяти данных„ вьгхады элементов И тринадцатой группы через внутреннюю двунаправленную шину адреса соединены с вторыми входами элементов И второй группы, с выходами элементов И.четырнадцатой группы,третьим и четвертым информационными входами блока сравнения, вторыми информационными Входами коммутатора адреса и информационными входами блока памяти адреса, выходы элементов И девятой группы через выходную шину адреса устройства соединены с выходами элементов И десятой группы, первыми входами элементов И тринадцатой и четырнадцатой

1 эупп выхОдная инфармациОняая шина устройства подключена к Выходам элекентон И пятой группы и первым входам элетттав И двенадцатой группы, выходы 1лементав И четвертой группы

-|Врез выходную шину синхронизации устрайсгва соединены с первыми входа. ми элементов И одиннадцатой группы, Вторым управляющим входом коммутатора управляющих сигналов, первым и

Вторым информационными вьгходами первого регистра, выход коммутатора адреса соединен с адресным входам бла«а переадресации„ первый Выход дешифратора соединен с управляющим Вха. дам коммутатора адреса и входам обращения блока памяти переадресации, второй выход дешифратора соединен с четвертьм входом элемента 2И-ИЛИ к третьим информационным Входам коммутатора управляющих сигналов, третий Выход дешкфратара соединен с входом записи блока сравнения и третьим входом записи первого регистра четвертый выход дешифратора соединен

1242965 с вторыми входами элементов И седьмой и восьмой групп и входом записи счетчика, выход которого соединен с адресными входами блоков памяти данных и адреса, выходы которых сое5 динены соответственно с третьими входами элементов И седьмой и восьмой групп, тактовый выход блока синхронизации соединен с входом записи второ- 1О го регистра, выход которого соединен с информационным входом дешифратора, второй выход блока памяти переадресации соединен с вторыми входами элементов И первой группы, выход элемента 2И вЂ” ИЛИ соединен с вторыми вхо. дами элементов И шестой группы,первый выход коммутатора управляющих сигналов соединен с, вторыми входами элементов И четвертой, девятой и десятой групп, второй и третий выходы коммутатора управляющих сигналов соединены с вторыми входами элеглентов

И пятой и двенадцатой групп соответственно, четвертый выход коммутатора управляющих сигналов соединен с вторыми входами элементов И одиннадцатой, тринадцатой и четырнадцатой групп, о т л и ч а ю щ е е с я тем,что, с целью повышения достоверности отладЗО ки, в него введены первый и второй триггеры, первьгй, второй и третий элементы И, первой, второй, третий, четвертый и пятый элементы ИЛИ и одновибратор, причем второй выход дешифратора соединен с первым входом первого элемента И., выход которого через одновибратор соединен с единичными входами первого и второго триггеров, второй информационный выход первого регистра соединен с вторым входом первого элемента И, первыи информационный выход регистра соединен с нулевым входом первого триггера и тактовым входом второго триггера, выход гервого элемента ИЛИ через выходную шину синхронизации устройства соединен с выходом второго элемента ИЛИ, нулевым входом второго триггера и первым входом третьего элемента ИЛИ, выход которого соединен с тактовым входом первого .триг- гера, входная шина синхронизации соединена с вторым входом третьегс элемента ИЛИ, первыми входами второго элемента И, второго и четвертого элементов ИЛИ и выходами четвертого и пятого элементов ИЛИ, выход блока сравнения соединен с первым входом пятого элемента ИЛИ, третий выход блока памяти переадресации соединен с вторым входом пятого элемента ИЛИ, информационные входы первого и второ. го триггеров соединены с шиной нулевого потенциала устройства, единичный выход первого триггера соединен с вторым входом второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ, нулевой выход первого триггера соединен с вторым входом четвертого элемента

ИЛИ и первым входом третьего элемента И, выход которогб соединен с вторым входом первого элемента ИЛИ, единичный выход второго триггера соединен с вторыми входами третьего элемента И и второго элемента ИЛИ, нулевой выход второго триггера соединен с четвертым информационным входом коммутатора управляющих сигналов, третий и четвертый информационные выходы первого регистра соединены соответственно с третьими входами первого и второго элементов ИЛИ.

2. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что блок синхронизации содержит первый и второй элементы И, триггер и счетчик, причем адресные входы, первый, второй и третий тактовые входы блока синхронизации соединены соответственно с группой входов первого элемента И, первым и вторым входами первого элемента И и счетным входом счетчика, информационные выходы которого соединены с входами второго элемента И, выход которого соединен с входом синхронизации триггера и первым выходом блока синхронизации выход первого элемента И соединен с единичным входом триггера и является тактовым выходом блока синхронизации, информационный вход триггера соединен с шиной нулевого потенциала, а нулевой выход триггера — с входом начальной установки счетчика.

1242965

1242965

Фиг.2

Составитель И.Сигалов

Редактор Н.Гунько Техред N.Õîäàíè÷ Корректор М.Максимишинец

Заказ 3707/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие„ г, Ужгород, ул. Проектная, 4