Устройство задержки

 

Изобретение относится к импульсной и цифровой вычислительной технике и может быть использовано в устройствах регулируемой временной задержки дискретной информации. Цель изобретения - расширение области применения устройства. Устройство содержит счетчик 1, сумматор 2, оперативное запоминающее устройство 3 и группу элементов И 6. Введение D -триггера 4 и элемента : ИСКЛОЧАЩЕЕ ИЛИ 5 обеспечивает возможность задержки импульсов произвольной длительности и регулировку длительности задержки прямым или дополнительным двоичным кодом. 3 ил. 9 (Л 11 Ю сл 00 со

СОЮЗ СОВЕТСНИХ

СОЩМЛИСТИЧЕСНИХ

РЕСПУБЛИН (д 4 Н 03 К 5/13

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕИИЙ И ОТКРЫТИЙ (21) 3848899/24-21 (22) 23,01.85 (46) 15.09.86. Бил, Р 34 (71) Горьковский исследовательский физико-технический институт при

Горьковском государственном университете им.Н.И.Лобачевского (72) Н.Н.Иакаров и M.ß.Ýéíãopèí (53) 621.374 (088.8! (56) Авторское свидетельство СССР

В 1109895, кл. Н 03 К 5/13, l0.01.83.

„„SU„„3 257819 А 1 (54) УСТРОЙСТВд ЗАДЕРЖКИ (57) Изобретение относится к импульсной и цифровой вычислительной технике и может быть использовано в устройствах регулируемой временной задержки дискретнои информации.

Цель изобретения — расширение области применения устройства. Устройство содержит счетчик 1, сумматор 2, оперативное запоминающее устройство 3 и группу элементов И 6.

Введение 9 -триггера 4 и элемента .ИСКЛ10ЧАК1ЩЕЕ ИЛИ 5 обеспечивает возможность задержки импульсов произвольной длительности и регулировку длительности задержки прямым или дополнительным двоичным кодом. 3 ил.

) 2578! 9 о 2

Изобретение относится к импульсной и цифровой вычислительной технике и может использоваться в устройствах регулируемой временной задержки дискретной информации.

Целью изобретения является расширение области применения за счет обеспечения возможности задержки импульсов произвольной цлительности и регулировки длительности задержки прямым или дополнитель" ным двоичным кодом.

На фиг.1 приведена принципиальная схема устройства задержки; на фиг.2 и 3 — временные диаграммы его работы.

Устройство содержит счетчик 1, сумматор 2, оперативное запоминающее устройство (ОЗУ) 3, Э -триггер

4, элемент ИСКЗИЧАЧЩЕЕ ИЛИ 5, группу элементов И 6, информационный вход 7, управляющие входы 8, дополнительный управляющий вход 9, тактовый вход 10, выход 11, тактовые выходы 12.

Вход 7 устройства соединен с информационным входом 0ЗУ З,а управляющие входы 8 через группу элементов И 6 и через сумматор 2 — с адресными входами ОЗУ 3, выход которого через триггер 4 соединен с выходом 11 устройства задержки. Управляющий вход 9 устройства соединен через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 со вторыми входами элементов И 6, а тактовый вход 10 соединен со счетным входом счетчика 1. Выход первого разряда счетчика 1 соединен с вторым входом элемента 5, выходы второго по девятый разряд — с входами второго слагаемого сумматора 2, единичный импульсный выход С первого

1 разряда счетчика — с входом записи

ОЗУ 3, а нулевой импульсный выход С этого же разряда — с синхровходом триггера 4. Все выходы счетчика 1 являются также тактовыми выходами

12 устройства.

На вход 10 устройства поступает тактовый сигнал в виде последовательности импульсов с периодом на вход 8 — параллельный двоичный

8-разрядный код управления длительностью задержки, а на вход 9 — сигналы логического "О" или "1", устанавливающий режим работы устройства.

Устройство работает следующим образом.

При включении устройства состояние счетчика 1 изменяется по заднему фронту каждого тактового импульса, поступающего на его счетный вход.

Предварительных установок при включении устройство не требует. На потенциальных выходах Я ...Q счет „ ч чика формируется изменяющийся ва времени двоичный код А. На временной диаграмме (фиг.2) показаны сигналы с трех первых разрядов счетчика и импульсные сигналы С, т С, с выходов первого разряда счетчика. Импульсный сигнал С появляется перед

1 тем, как первый разряд счетчика изменит свое состояние с единицы на ноль, а импульсный сигнал С перед тем, как первый разряд с .етчика изменит свое состояние с нуля на единицу. Сигналы С„ и С имеют длитель— ность, равную длительности тактового импульса. Счетчик может быть построен по любой из известных схем на триггерах с налич .ем импульсных выходов сигналов первого разряда.

Устройство имеет два режима работы.

Режим управления длительностью задержки прямым двоичным кодом устанавливается подачей на вход 9 сигнала логический "О". Такт работы устройства осуществляется в два подтакта, один из которых используется для считывания информации из ОЗУ, другой для записи. В первом подтакте первый разряд счетчика 1 находится в нулевом состоянии, при этом на выходе элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ поддерживается также нулевой сигнал„ запрещающий поступление двоичного кода с входов 8 на сумматор 2. Код со счетчика 1 проходит через сумматор 2 без изменений. В первом подтакте формируется импульсный сигнал С, который осуществляет считывание информации из ячейки с адресом А в триггер 4, где А— значение кода счетчика 1. Во втором подтакте первый разряд счетчика 1 находится в единичном состоянии, а на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ .устанавливается единичный сигнал, разрешающий поступление управляющего кода В с входов 8 на сумматор

2. На выходе сумматора формируется код А + В, который поступает на адресные входы ОЗУ. Импульсный сигнал, С,, формируемый во втором подтакте, 1257

1О

Режим управления длительностью задержки дополнительным двоичным кодом устанавливается подачей на вход 9 устройства сигнала логическая "l". В первом подтакте на выходе элемента ИСКГПОЧА10ЩЕЕ ИЛИ 5 устанавливается единичный сигнал, а на адресные входы ОЗУ поступает код А + В. Импульсный сигнал С, считывает информацию из ячейки с адресом А + В. Во втором подтакте на выходе элемента ИСКЛОЧАБЩЕЕ ЮП1 50 устанавливается нулевой сигнал, так как на обоих его входах присутствуют единичные сигналы. На адресные входы ОЗУ поступает код А со счетчика 1, а запись в ОЗУ произ- 55 водится по адресу А. Таким образом, в такте А иэ ОЗУ будет считываться информация, записанная в А + В такте

45 осуществляет запись входного сигнала ячейку с адресом А + В. Таким образом информация, записанная в А такте в ячейку с адресом А + В, будет считана в А+В TaKTe,ò.е.с задерж-: .кой на В тактов. При длительности такта Т, равной 2i величина задержки равна Т В, т.е. прямо пропорциональна прямому значению кода В. При поступлении на вход 7 устройства двоичного последовательного кода младшими разрядами вперед с частотой смены разрядов, равной "(T устройство задержки осуществляет умножение кода на 2 На временной ди- 15 аграмме (фиг.2) дан пример сдвига входного последовательного кода на

4 такта что соответствует его умноЪ жению на 2 ° При поступлении на вход устройства импульсных сигналов про- 20 извольной длительности, большей чем

Т, произойдет запись входного сигнала в Г ячеек с адресами от А + В до А + В + (Х-1), где — целое число периодов Т, содержащихся в 25 длительности входного сигнала. Считывание с ОЗУ записанной информации будет происходить в течение тактов, при этом на выходе ОЗУ появится серия иэ импульсных сиг- З0 налов, которые записываются сигналом СО в триггер 4 и запоминаются.

На выходе устройства будет задержанный на В тактов входной сигнал с длительностью, близкой к выходному

35 и равной 1 Т. На фиг. 3 приведены временные диаграммы сигналов для данного случая.

819 4 в предшествующем циклу работы устройства.Цикл работы устройства задержки определяется временем эаполК нения счетчика 1 и равен 2 тактам, где K — разрядность кода управления В. Длительность задержки в к этом режиме равна Т(2 -В), т.е. прямо пропорциональна дополнительному значению кода В. При поступлении на вход 7 устройства двоичного последовательного кода младшими разрядами вперед с частотой смены разрядов, 1 равной — —, в следующем цикле с выхода устройства будет сниматься код, сдвинутый в сторону младших разрядов на В тактов, что соответствует e его делению на 2 . При поступлении на вход устройства импульсного сигнала произвольной длительности, большей чем Т, на выходе сформируется задержанный на Т (2 — В) импульс, длительность которого будет близка к длительности входного импульса.

Устройство может выполняться многоканальным, при этом счетчик 1 является общим для всех каналов, а его выходные сигналы, поступающие на: выход 12 устройства, могут использоваться для тактирования других устройств, совместно с которыми работает предлагаемое устройство, При наличии центрального синхронизирующего устройства, формирующего последовательности тактирующих сигналов в соответствии с временной диаграм— мой (фиг.2), счетчик 1 иэ состава устройства может быть исключен. формулаизобретения

Устройство задержки, содержащее счетчик, соединенный входом с тактовым входом устройства, оперативное запоминающее устройство, соединенное

;информационным входом с входом уст-ройства, сумматор и группу элементов И, соединенных первыми входами с управляющими входами устройства, а выходами через сумматор с адресными входами оперативного запоминающего устройства, о т л и ч а ющ е е с я тем, что, с целью расширения области применения за счет обеспечения воэможности задержки импульсов произвольной длительности и регулировки величины задержки прямым или дополнительным двоичным

Вход(О

01

С1

I l I 8хо ной код з . оз . з . аз з . аз! j I I з 2 аз. з.

8ьиодной код

Фиг,2

ФЯ2.3

Составитель А.Титов

Редактор Н.Горват Техред И.Верес Корректор Л Патай

Заказ 5039/56 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.ужгород.ул.Проектная,4

S кодов, в него введены Э -триггер и элемент ИСКЛЮЧАИЩЕЕ ИЛИ, соединенный выходом с вторыми входами элементов И группы, первым входом с дополнительным управляющим входом устройства, а вторым входом с выходом первого разряда счетчика, выходы остальных разрядов которого подключены к входам второго слагаемого

257819 е сумматора, причем единичный импульсный выход первого разряда счетчика соединен с входом записи оперативного запоминающего устройства, 5 нулевой импульсный выход счетчика— с синхровходом Э -триггера, а выход оперативного запоминающего устройства через Э -триггер — с выходом устройства.