Логический анализатор

 

Изобретение относится к вычислительной технике и может быть использовано для контроля сложных цифровых устройств и микропроцессорных систем. Целью изобретения является повышение быстродействия. Логический анализатор содержит два буферных регистра, блок памяти данных, блок обнаружения кода запуска, блок управления записью, блок ввода параметров , блок обработки данных и блок отображения. Логический анализатор позволяет осуществлять следующие режимы регистрации входных данных: запуск регистрации по заданному кодовому слову запуска; запуск регистрации после h-ro обнаружения кодового слова запуска; регистрация данных, предшествующих кодовому слову на заданное число тактов; регистрация данных в режиме сравнения массивов; регистрация данных по тактам внеш- - ней синхронизации. Высокое быстродействие логического анализатора обеспечивается за счет аппаратной реализации функции поиска кодовых слов запуска и применение специализированного блока управления записью. 3 з.п. ф-лы, 4 ил. i (Л tc СП СО ю Од

СОЮЗ СОНЕТСНИХ

М

РЕСПУБЛИН (д) 4 С 06 F ll/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1

f г

« ф;; (21) 3827367/24-24 (22) 18.12.84 (46) 23.09.86. Бюл. У 35 (72) Б.М. Андреев и С.П. Леухин (53) 681.3 (088.8) (56) Авторское свидетельство СССР 11 1096648, кл. С06 F 11/00, 1982.

Управляющие системы и машины (УСиИ1, 1982, У 3, с. 15-19.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (54) ЛОГИЧЕСКИЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано для контроля сложных цифровых устройств и микропроцессорных систем. Целью изобретения является повышение быстродействия. Логический анализатор содержит два буферных регистра, блок памяти данных, блок обнаружения кода запуска, блок уп„.SU„„1259267 А 1 равления записью, блок ввода параметров, блок обработки данных и блок отображения. Логический анализатор позволяет осуществлять следующие ре-. жимы регистрации входных данных . запуск регистрации по заданному кодовому слову запуска; запуск регистрации после h-го обнаружения кодового слова запуска; регистрация данных, предшествующих кодовому слову на заданное число тактов; регистрация данных в режиме сравнения массивов; регистрация данных по тактам внешней синхронизации. Высокое быстродействие логического анализатора обеспечивается за счет аппаратной реали- © зации функции поиска кодовых слов запуска и применение специализированного блока управления записью.

3 з.п. ф-.лы, .4 ил.

259267 2

5 !

О

20 оперативную память блока 7 обработки

30

1 1

Изобретение относится к вычислительной технике и может быть использовано для .контроля сложных цифровых устройств и микропроцессорньгх систем.

Целью изобретенйя является повышение бь|стродействия анализатора.

На фиг. 1 представлена блок-схема логического анализатора; на фиг.2— схема блока ввода параметров; на фиг, 3 — схема блока обнаружения кода запуска; на фиг. 4 — схема блока управления записью.

Логический анализатор (фиг.1) содержит входную шину 1 данных, первый буферный регистр 2, блок 3 памяти данных, блок 4 обнаружения кода запуска, блок 5 управления записью, второй буферный регистр 6, блок 7 обработки данных, шины адреса 8, данных 9 и управления 10, блок 11 ото бражения, блок 12 ввода параметров, шину 13 тактов блока управления записью, шину 14 тактирования; блока ввода параметров, шину 15 запроса на ввод параметров и входную шину !6 .внешней синхронизации.

Блок ввода .параметров (фиг. 2) содержит шину 17 ввода сигнала о конце процесса регистрации, двоичный счетчик,18, двоично-десятичный дешифратор 19, блок 20 переключателей, буферный регистр 21, триггер 22 запроса на ввод параметров и шину 15 запроса на ввод параметров.

Блок обнаружения кода запуска

3 (фиг. 3) содержит шину 23 входных данных, буферные регистры 24 и 25, группу 26 сумматоров по модулю два, группу 27 элементов И-НЕ, элемент И

28 и выходную шину 29 разрешения регистрации.

Блок управления записью (фиг.4) содержит буферный регистр 30, первый эадатчик 31 начальных условий, вычитающий счетчик 32, триггер 33 режима задержки записи, второй эадатчик 34 начальных условий, первый элемент И

35, счетчик 36 режима предэаписи, первый формирователь 37 одиночных импульсов, первый элемент ЙЛИ 38, первый элемент НЕ 39, второй, третий и четвертый элементы И 40-42, второй элемент ИЛИ 43, счетчик 44 режи" ма сравнения, пятый элемент И 45, третий элемент ИЛИ 46, триггер 47 разрешения тактирования, формирователь 48 тактов записи, второй элемент

HE 49, шестой и седьмой элементы И

50 и 51, четвертый элемент ИЛИ 52, счетчик 53 адреса, второй формирователь 54 одиночных импульсов, шину 55 тактирования первого буферного регистра, шину 56 тактирования блока памяти данных и шину 57 адреса блока памяти данных.

Блок 7 обработки данных представляет собой микропроцессорную управляющую систему стандартного типа и в минимальной конфигурации содержит микропроцессор, ОЗУ и ПЗУ, а также порты ввода-вывода.

Работа логического анализатора организована таким образом, что его схемы обеспечивают задание режимов регистрации н отображения, регистрацйю состояния входных шин l, перезапись записанного массива данных в данных, отображение данных в блоке

11 отображения под общим управлением блока 7, работающего по программе,. содержащейся в его памяти программ.

Программа работы блока 7 обработки данных построена таким образом, чтобы обеспечить непрерывное отображение информации в блоке ll отображения. Длительность кадра 20 м поделена так, что первые 10 м блок 7 осу1 ! ществляет развертку информации йа отображающем устройстве блока 11 отображения и обработку вспомогательной информации, задаваемой служебными указателями — курсорами. Во вторые

10 мс кадра разрешается задание новых режимов регистрации и отображения, которое осуществляется по запросам блока 12 ввода параметров„ поступающим по шине 15 запроса на ввод параметров, а также пуск записи и перезапись зарегистрированньгх данных иэ блока 3 памяти данных через второй буферный регистр 6 в оперативную память блока 7 обработки данных.

Включение питания логического анализатора автоматически выводит программу на начальный модуль",в котором запрещаются прерывания программы; программируются на необходимый режим работы программируемые порты ввода-вывода; проводится тестирование ОЗУ блока 7 обработки данных; проводится настройка блока 5 управления записью и блока 11 отображения на типовые режимы записи н отображения соответственно, причем типовые режимы записи и отображения выбраны

l 25 из числа режимов на основе практических данных о наиболее частой встречаемости; а участки ОЗУ блока 7, отведенные для хранения отображаемого в блоке отображения массива, 5 загрукается маска отображения начального массива.

На. этом начальный модуль программы заканчивается, и программа переходит к выполнению модуля отображе- 10 ния.

Функцией модуля отображения является выдача в блок 11 отображения синхронно с тактами развертывания изображения содержимого маски отобра- <5 жения массива, содержащегося в ОЗУ блока 7 обработки данных.

После разворачивания модулем отображения одного кадра отображаемого массива программа переходит на вы- 20 полнение модуля обслуживания блока

l2 ввода параметров, в котором разрешаются прерывания программы; проверяется наличие запроса на прерывание от блока 12 ввода параметров; 25 при отсутствии запроса на прерывание вновь запрещаются прерывания и осуществляется переход на начало модуля отббражения; при наличии запроса на прерывание последний фиксируется, щ запрещаются новые прерывания, и программа переходит к выполнению подпрограммы прерывания, заключающейся .в идентификации сигнала с блока 20 переключателей и выполнении предписываемых операций, затем осуществляется переход на начало модуля отображения. С этого момента программа зацикливается на выполнении двух модулей программы: отображения и 40 . обслуживания блока 12 ввода параметров.

Таким образом, блок 7 обработки данных логического анализатора выполняет функции задания режимов запи"45 си н отображения по запросам блока

)2 ввода параметров, развертывания маски отображения массива на отображающем устройстве блока 11 отображе. ния и обработки зарегистрированной информации.

Задание режимов регистрации и отображения осуществляется с помощью блока 20 переключателей блока 12 ввода параметров, работа которого организована следующим образом.

Двоичный счетчик 18 осуществляет непрерывный счет тактовых импульсов, 9267 4 поступающих с блока 7 по шине 14 тактирования блока ввода параметров.

Двоично-десятичным дешифратором

19 двоичные коды двоичного счетчика

l8 преобразуются в десятичные и подаются на наборное поле блока 20, в качестве которого используется, например, клавиатура, осуществляя сканирование клавиш. В случае нажатия одной из клавиш импульс с соответствующего выхода двоично-десятичного дешифратора 19 проходит на выход клавиатуры и фиксирует двоичный код нажатой клавиши в буферном регистре

21 одновременно триггер 22 запроса устанавливается в единичное состояние и по шине 15 запроса на ввод параметров на вход запроса блока 7 обработки данных поступает сигнал запроса на ввод параметра. В очередной второй половине кадра блок 7, зафиксировав запрос на ввод параметра на входной шине. 15 запроса, адресуясь к буферному регистру 21, осуществляет считывание его содержимого и, расшифровав считанный код, дает соответствующие инструкции по изменению режйма записи или отображения. После задержки, необходимой для избежания считывания кода случайно нажатой со-. седней с первоначальной клавиши клавиатуры, блоком 7 по шине 10 управления подается сигнал сброса триггера

22 запроса, чем блок 12 ввода параметров приводится в исходное состоя" ние.

Логический анализатор позволяет. осуществить следующие режимы регистрации входных данных.

Запуск процесса, регистрацию после обнаружения во входном потоке данных кодового слова запуска.

Запуск процесса регистрации пос ле > -го обнаружения во входном потоке данных кодового слова запуска.

Регистрация входных данных, предшествующих кодовому слову запуска на заданное число тактов.

Регистрация входных данных в режиме сравнения массивов, при этом в одном цикле записи запуск процесса регистрации осуществляется дважды по двум последовательным или через

q nîâòoðåíèé обнаружениям во входном потоке данных кодового слова запуска.

Регистрация входных данных в.перечисленных режимах по тактам внеш" ней синхронизации.

S 12

Задание режима регистрации входного процесса осуществляется блоком

7 обработки данных,. а реализация— блоком 5 управления записью. Блок 4 обнаружения кода запуска осуществляет обнаружение во входном потоке данных кодового слова запуска. Его работа заключается в следующем.

Блок 7 обработки данных посредством шин адреса 8, данных 9 и управления 10, выполняя инструкции блока

12 ввода параметров, записывает в буферные регистры 24 н 25 соответственно кодовое слово запуска по выбранным каналам и кодовое слово. выбора каналов ° Содержимое буферного регистра 24 подается на вторые входы группы 26 сумматоров по модулю два, где сравнивается с подаваемыми на первые входы входными данными. В случае совпадения состояния входных данных в любом канале с соответствующим ему разрядом кодового слова запуска на выходе соответствующего сумматора группы 26 сумматоров по модулю два появляется сигнал низкого уровня,, а на .выходе соответствующего элемента И-НЕ группы 27 — сигнал высокого уровня. При этом кодовое слово выбора каналов, поступая с выхода буферного регистра 25 на вторые входы элементов И-НЕ группы 27, выбирает для сравнения те каналы, которым соответствуют в кодовом слове выбора каналов разряды с высоким уровнем сигнала. По этим каналам результат сравнения с выходов соот- ветствующих сумматоров группы сумматоров по модулю два проходит на вь|ходы соответствующих элементов

И-НЕ группы 27, а на выходе элементов И-НЕ невыбранных каналов низкие уровни сигналов в соответствующих разрядах кодового слова выбора каналов обеспечивают высокий уровень сигнала. В результате на входах элемента И 28 устанавливаются высокие уровни сигналов тогда, когда во входном потоке данных появляется кодовое словов запуска. Это обеспечивает появление сигнала разрешения на шине

29 разрешения процесса регистрации.

Сигнал разрешения появляется всякий раз, когда во входном потоке данных фиксируется кодовое слово запуска.

Задание режимов регистрации блоком 7 осуществляется путем установ, ки нли сброса посредством шин адре—

59267 б сов 8, данных 9 и управления 10 соответствующих разрядов буферного регистра 30 в блоке 5 управления записью. Кроме того, в блоке 5 управления записью первый задатчик 31 начальных условий (режима задержки записи), вычитающий счетчик 32 и триггер 33 задержки обеспечивают запуск процесса регистрации после

1п h --го обнаружения во входном потоке данных кодового слова запуска, а второй задатчик 34 начальных условий (режима предэаписи), счетчик 36 режима предзаписи обеспечивает регистрацию входных данных, предшествующих кодовому слову запуска на заданное число тактов.

Блок 5 управления записью работает следующим образом.

Режим регистрации с запуском по кодовому слову запуска.

При подготовке к записи на втором выходе буферного регистра 30 устанавливается низкий уровень сигнала, на

2S четвертом выходе устанавливается код, определяющий коэффициент деления формирователем 48 тактов записи тактовой частоты, поступающей по шине 13 тактов блока управления записвю, чем

3п определяется частота регистрации. На третьем и пятом выходах буферного регистра 30 устанавливается низкий уровень сигнала. На выходах задатчиков

3l и 34 набираются нулевые коды.

Пуск в работу блока 5 управления записью осуществляется установкой высокого уровня сигнала на первом выходе буферного регистра 30,,при этом формирователем 37 одиночного импуль4О са вырабатывается импульс, устанавливающий счетчик 44 режима сравнения, в нулевое состояние, триггер 47 разрешения — в единичное состояние и через элемент ИЛИ 38 триггер 33 задерж45 ки в нулевое состояние и фиксирующий в вычитающем счетчике 32 и счетчике

36 режима предзаписи нулевые коды с выходов задатчиков 31 и 34 соответственно.

Единичный уровень сигнала с выхо>О да триггера 47 разрешает формирование формирователем 48 тактов записи тактовых частот записи. Первый выход формирователя 48 подключен к шине 55 тактирования буферного регистра 2. Поскольку счетчик 44 режима сравнения установлен в нулевое состояние, низкий уровень сигнала с

7 1259 первого его выхода, инвертируясь во втором элементе HE 49, разрешает прохождение тактовой частоты через элемент И 50 с первого выхода формирователя 48 на шину 56 тактирования блока памяти, а с второго выхода через элемент И 51 и элемент ИЛИ 52 на счетный вход счетчика 53 адреса, выходы которого подключены к шине 57 адресации блока памяти данных. Таким образом, с момента установки триггера 47 разрешения в единичное состояние начинается фиксация входного потока данных в буферном регистре 2 и блоке 3 памяти данных и сравнение его с кодовым словом запуска в блоке 4 обнаружения кода запуска.

При выявлении кодового слова запуска во входном потоке данных блок 4 выдает на вход блока 5 управления записью по шине 29 разрешения процесса регистрации сигнал разрешения, поступающий на счетный вход вычитающего счетчика 32. Поскольку в него записан при пуске записи нулевой код,2g сигнал разрешения процесса регистраI ции на счетном входе вызывает появление сигнала заема на выходе вычитающего счетчика 32, который устанавливает триггер 33 задержки в единичное зО .состояние. Высокий уровень сигнала на выходе триггера 33 задержки разрешает прохождение импульсов тактирования блока 3 памяти данных с зыхода элемента И 50 через элемент 35 на счетный вход счетчика 36 режима предзаписи. Емкость счетчика 36 предзаписи равна объему памяти блока 3 памяти данных. Поскольку при пуске записи в счетчик 36 записан нулевой код с выхода задатчика 34, импульс переполнения на выходе счетчика 36 появляется после отсчета им числа тактов регистрации, равного числу ячеек памяти в блоке 3 памяти данных.

Низкий уровень сигнала на втором выходе буферного регистра 30, инвертируясь на первом элементе НЕ 39, разрешает прохождение импульса переполнения счетчика 36 через элемент

И 40. Этот импульс, проходя далее

50 через элемент ИЛИ 46, сбрасывает в нулевое состояние триггер 47 разрешения, чем запрещается дапьнейшая выработка тактовых последователь55 ностей формирователем 48 и, следовательно, фиксация входного потока данных. Таким образом, в блоке 13 па267 8 мяти данных записана информация об изменении входного потока данных на входной шине 1 с заданным шагом регистрации с момента появления во входном потоке данных кодового слова запуска и до момента заполнения счетчика 36, что соответствует полному заполнению всего объема памяти в блоке 3 памяти данных. По фронту переключения триггера 47 разрешения C высокого уровня в низкий уровень формирователем 54 одиночного импульса вырабатывается сигнал, поступающий на шину !7 сигнала о конце процесса регистрации. Последняя подключена к входу блока 12 ввода параметров, посредством которого блоку 7 обработки данных сообщается о конце процесса регистрации.

Перезапись зарегистрированных данных из блока 3 памяти данных в оперативную память блока 7 через буферный регистр осуществляется путем серии последовательных установок и сбросов пятого выхода буферного регистра

30 в блоке 5 управления записью. Образованные таким образом такты перезаписи, проходя через элемент ИЛИ 52, поступают на счетный вход счетчика

53 адреса, выходы которого посредст" вом шины 57 адресации блока памятиданных, позволяют адресоваться к памяти в блоке 3 памяти данных при перезаписи.

Режим регистрации с запуском после о-го обнаружения во входном по соке данных кодового слова запуска;

Отличие этого режима от предыдущего при подготовке к записи заключается в том, что на выходе задатчика 31 набирается код числа пропусков обнаружения во входном потоке данных ко" дового слова запуска. Отличие в функционировании блока 5 управления записью заключается в том, что при пуске записи одиночный импульс с выхода формирователя 37 одиночных импульсов, проходя через элемент ИЛИ

38, фиксирует в вычитающем счетчике

32 код числа пропусков обнаружения во входном потоке данных кодового слова запуска, который при каждом таком обнаружении последовательно вычитается вычитающим счетчиком 32 и при полном вычитании на выходе последнего появляется импульс заема, устанавливающий триггер 33 задержки

1259

В единичное состояние. В остальном функционирование блока 5 управления записью аналогично функционированию но предыдущему режиму.

Режим регистрации входных данных, предшествующих кодовому слову запуска на заданное число тактов.

В этом режиме при подготовке к записи на выходе задатчика 34 набирается код числа тактов, предшествующих такту, в котором появляется кодовое слово запуска,„ т.е. код числа тактов предзаписи. При пуске записи этот код одиночным импульсом, поступающим с выхода формирователя

37 через элемент ИЛИ 38, фиксируется в счетчике 36 режима предзаписи.

После разрешения триггером 33 задержки прохожденйя импульсов тактирования блока 3 памяти данных с вы- 20 хода элемента И 50 через элемент И

35 на счетный вход счетчика 36 импульс переполнения на выходе счетчика 36 появляется через м -И тактов, где,N — емкость счетчика 36; 25

И вЂ” число тактов предзаписи, заданное задатчиком 34. Таким Образом, в момент остановки процесса регистрации в блоке 3 памяти данных оказывается записанной информация об из- 30 менении входного потока данных на протяжении N тактов регистрации, предшествующих кодовому слову запуска, и м — И тактов, последующих за кодовым словом запуска. 3

Возможно совмещение второго и третьего режимов регистрации.

Режим регистрации входных данных при сравнении массивов.

При подготовке к записи в этом режиме на втором выходе буферного регистра 30 устанавливается Высокий уровень, который, поступая на вход задатчика 34, обеспечивает ня его выходе установку кодв числа N /2.

При пуске записи, этот код фиксируется в счетчике 36 импульсом„ вырабатываемым формирователем 3/ одиночных импульсов. Далее в процессе регистрации входных данных после обнаруже50 ния кодового слова запуска счетчиком 36 отсчитывается N /2 такта регистрации, и импульс, переполнения с его выхода, проходя через элементы

И 41 и ИЛИ 43, поступает на счетный

55 вход счетчика 44 режима сравнения.

В результате на его первом выходе появляется высокий уровень сигнала, ?67

10 который, инвертируясь элементом НЕ

49, запрещает прохождение тактов с формирователя 48 тактов записи через элементы И 50 и 51, тем самым прекращается тактировяние блока 3 памяти данных и сдвиг адресов его памяти счетчиком 53 адреса, т.е. фиксация

Входного потока pBHHbix в GJIOKB 3 памяти данных прекращается, Одновременно импульс переполнения счетчика

36, пройця через элементы И 41 и

ИЛИ 38, сбрасывает триггер Зз задержки и вновь фиксирует в счетчике 36 код числя N /2 с выхода задатчика 34.

При этом импульсы тактирования буферного регистра 2 по-прежнему поступают на шину 55 с первого вьгхода формирователя 48, и процесс Выявления кодового слова запуска ВО входном потоке данных продолжается. При ноВОм Выявлении кОдОВОГО слОБЯ эяпуска Во входном потоке данных на выходе триггера 33 задержки появляется

Высокий уровень сигнала, фронт которого, проходя через элементы И 42 и

ИЛИ 43, сосчитывается счетчиком 44 режима сравнения, что вызывае- сброс первого его Вьгхода и появление высокого уровня сигналя на Втором Выходе.

Низкий уровень сигнала с первого выхода счетчика 44-, инвертируясь элементом .К 49, разрешает прохождение тактов формирователя 48 тактов записи через элементы И 50 и 51, и процесс регистрации входного потока данных В блоке 3 памяти данных продолжается. После отсчета счетчиком

36 М /2 тактов с момента повторного

Выявления кодовогс слова запуска импульс перег;Олнения с егo Выхода вновь поступает на счетный вход счетчика

44, в результа"е обя его выхода устанавливаются В единичное состояние, и на выходе элемента И 45 появляется

Высокий уровень сигнала, который, проходя через элемент ИЛИ 46, сбрасывает триггер 47 разрешения, чем запрещается выработка тактовых последовательностей записи формирователем

48. В блоке памяти данных оказываются зафиксированными два массива равной протяженности одного и Ioro же участка ВхОднОГО пОтОка данных за регистрированные по двум -oc;.-:t-goâaтельным или через h повторений обнаружениям Во входном готоке данных кодового слова запуска.

ll 1

Режим регистрации входных данных по тактам внешней синхронизации.

Этот режим регистрации входного потока данных дополняет все описанные и осуществляется одновременно с любым из них.

При подготовке к записи в этом режиме на четвертом выходе буферного регистра 30 устанавливается код, по которому вход формирователя 48 тактов записи подключается к шине 16 ввода сигнала внешней синхронизации.

Третий выход буферного регистра

30 предназначен для останова процесса регистрации в случае неудачного задания кодового слова запуска, когда во входном потоке данных заданной кодовой комбинации запуска не существует. Для останова процесса регистрации на нем устанавливается высокий уровень, который, проходя через элемент ИЛИ 4б, сбрасывает триггер 47 разрешения.

Кроме укаэанных режимов записи входных данных, блок 7 обработки данных обеспечивает следующие возможности по обработке и отображению зарегистрированной информации.

При обработке информации возможно задание нового кодового слова запуска и отыскание его в массиве уже зарегистрированной информации.

При отображении информации, поскольку длина отображаемого участка зарегистрированной информации ограничена возможностями отображающего устройства, возможны сдвиг отображаемого участка по всему массиву зарегистрированной информации, изменение масштаба отображения, как в сторону увеличения, так и в сторону уменьшения, кроме того, возможно формирование буквенно-цифровой информации служебного характера, а также вспомогательных указателей— курсоров.

Предлагаемый логический. анализатор обладает высоким быстродействием за счет аппаратной реализации функ ции поиска кодовых слов запуска и применения специализированного блока управления записью.

Формула изобретения

1. Логический анализатор, содержащий первый и второй буферные регистры, блок памяти данных, блок

259267 l2 управления записью, блок обработки данных, блок ввода параметров и блок отображения, причем входная шина данных анализатора подключена к входу данных первого буферного регист" ра,. выход которого подключен к входу данных блока памяти данных, первый и второй выходы тактирования блока управления записью подключены

10 соответственно к входам тактирования первого буферного регистра и блока памяти данных, а выход адресации— к входу адресации блока памяти данных, шины адреса и управления блока

15 обработки данных подключены к входам адреса и управления блока управления записью, второго буферного регистра, блока отображения и блока ввода параметров, а двунаправленная шина данных — к входам данных блока управления записью, блока отображения и выходами данных второго буферного регистра и блока ввода параметров, выход запроса которого подключен к входу запроса блока обработки данных, первый и второй выходы тактирования которого подключены соответственно к входам тактирования блока управления записью и блока ввода па30 раметров, выход блока памяти данных подключен к входу данных второго буферного регистра, а выход признака конца процесса регистрации блока управления записью — к входу конца регистрации блока ввода параметров, отличающийся тем, что, с целью повышения быстродействия, он содержит блок обнаружения кода запуска, группа информационных входов

40 которого соединена с шинами адреса, данных и управления блока обработки данных, информационный вход блока обнаружения кода запуска подключен к выходу первого буферного регистра, 45 выход блока обнаружения кода запуска соединен с входом разрешения регистрации блока управления записью, вход внешней синхронизации которого соединен с входной шиной внешней синхрониso зации анализатора.

2. Анализатор по п.l, о т л ич а ю шийся тем, что блок ввода параметров содержит двоичный счетчик, двоично-десятичный дешифратор, блок переключателей, буферный регистр и триггер запроса, причем вход двоичного счетчика является входом тактирования -блока, а выход двоичного =

14

1259267

13 сч е тчик а подключен к групп е в ходов двоично-десятичного дешифратора и буферного регистра, выход, первая и вторая группы информационных входов которого подключены к выходу данных, входам адреса и управления блока,, вход сброса триггера запроса соединен с входом управления блока, выход триггера запроса является выходом запроса блока, а вход установки триг- 10 гера запроса подключен к входу стробирования буферного регистра и выходу блока переключателей, вход блокировки которого является входом конца регистрации блока, а информационный вход блока переключателей подключен к выходу двоично-десятичного дешифратора.

3. Анализатор ло п.l, о т л и ч аю шийся тем, что блок обнаружения кода запуска содержит два буферных регистра, группу сумматоров по модулю два, группу элементов И-НЕ и элемент И, причем информационные входы первого и второго буферных ре- .25 гистров образуют группу информационных входов блока, выход первого бу". ферного регистра подключен к первым входам сумматоров по модулю два, вторые входы которых образуют инфор- зО мационный вход блока, а выходы подключены к первым входам элементов И-НЕ группы, вторые входы которых подключены к выходу второго буферного регистра, а выходы — к входам элемента И, выход которого является выходом блока.

4, Анализатор по п.1, о т л и— ч а ю шийся тем, что блок управления записью содержит буферный регистр, первый и второй формирователи одиночных импульсов, счетчик режима сравнения, триггер разрешения, четыре элемента ИЛИ, триггер задержки, счетчик режима предзаписи, вычитаю-. щий счетчик, первый задатчик начальных условий, семь элементов И, два элемента НЕ, счетчик тактов записи, счетчик адреса и второй задатчик начальных условий, причем первый, второй и третий информационные входы буферного регистра подключены соответственно к входам адреса, данных и управления блока, первый выход буферного регистра подключен к

55 входу первого формирователя одиночных импульсов, выход которого подключен к входу сброса счетчика режима сравнения, входу установки триггера разрешения и первому входу первого элемента ИЛИ, выход которого подключен к входу сброса триггера задержки и входам стробирования счетчика режима предзаписи и вычитающего счетчика, счетный вход вычитающего счетчика является входом разрешения регистрации блока, вход данных вычитающего счетчика подключен к выходу первого задатчика начальных условий, а выход — к установочному входу триггера задержки, выход которого подключен к первым входам первого и четвертого элементов И, второй выход буферного регистра подключен к второму входу третьего элемента И, входу первого элемента НЕ и входу второго задатчика начальных условий, выход которого подключен к входу данных счетчика режима предзаниси, выходом подключенного к первым входам второго и третьего элементов И, выход третьего элемента И подключен к первому входу второго элемента ИЛИ и второму входу первого элемента ИЛИ, третий выход буферного регистра подключен к третьему входу третьего элемента ИЛИ, выход которого подключен: к входу сброса триггера разрешения, выходом подключенного к входу разрешения счетчика тактов записи и входу второго формирователя одиночных импульсов, выход которого являет" ся выходом признака конца процесса регистрации блока, четвертый выход буферного регистра подключен к информационному входу счетчика тактов записи, тактовый и синхронизирующий входы которого подключены соответственно к входу тактирования и входу внешней синхронизации блока, информационный выход счетчика тактов sanucu подключен к второму входу шестого элемента И и является первым выход8м тактирования блока, выход шестого элемента И подключен к вто" рому входу первого элемента И и является вторым выходом тактирования блока, выход первого элемента И подключен к счетному входу счетчика режима предзаписи, пятый выход буферкого регистра подключен к второму входу четвертого элемента ИЛИ, первый вход которого подключен к выходу седьмого элемента И, второй вход которого подключен к выходу переполнения счетчика тактов записи, а вы15 12592б? 1б ход четвертого элемента ИЛИ подклю- чен к второму входу второго элеменчен к входу счетчика адреса, выход та ИЛИ, выход которого соединен со .которого является выходом адресации счетным входом счетчика режима срав" блока, второй вход четвертого эле- кения, второй выход которого подклюмента И подключен к первому входу 5 чен к второму входу пятоГо элемента пятого элемента И, входу второго эле- И, выходом подключенного к второму мента НЕ и первому выходу счетчика входу третьего элемента ИЛИ, первый режима сравнения, выход второго эле- вход которого подключея к Выходу вто" мента НЕ подключен к первьм входам рого элемента И, вторым входом подшестого и седьмого элементов И, а 10 ключенного к выходу первого элемен- выход четвертого элемента И подклю- та НЕ.

1 259267

Составитель С. Старчихин

Техред К.Попович

Редактор О. Юрковецкая

Корректор Л. Пилипенко

Заказ 5123/47

Тираж 671

BHI%IIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Логический анализатор Логический анализатор Логический анализатор Логический анализатор Логический анализатор Логический анализатор Логический анализатор Логический анализатор Логический анализатор Логический анализатор 

 

Похожие патенты:

Изобретение относится к цифровой вычислительной технике и может быть использовано для контроля и диагностирования цифровой аппаратуры

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля выходных уровней цифровых блоков, модулей, ячеек и микросхем

Изобретение относится к цифровой вычислительной технике и может быть использовано для автоматической проверки и поиска неисправностей в блоках ЦВМ

Изобретение относится к вычислительной технике и может использоваться в системах тестового и функционального диагностирования, цифровых устройств

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля цифровых блоков и микросхем различной степени интеграции

Изобретение относится к области - вы 1ислительной техники, в частности - к средствам контроля цифровых узлов

Изобретение относится к области вычислительной техники и может быть использовано для контроля, в системах автоматики, вычислительных и других цифровых устройств

Изобретение относится к вычислительной технике н может быть исользовано для контроля и диагносики цифровых устройств с двумя и тремя устойчивыми состояниями

Изобретение относится к автома- :тике и вычислительной технике

Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки работоспособности и поиска дефектов в цифровой аппаратуре

Изобретение относится к цифровой вычислительной технике и может быть использовано для контроля и диагностирования цифровых объектов

Изобретение относится к вычислительной технике и может использоваться в системах диагностирова- .

Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых блоков Целью изобретения является сокращение времени контроля при нарушении контакта между контактным зондом и контролируемой точкой объекта контроля

Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки исправности цифровых устройств с использованием метода сигнатурного анализа

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля диркретных объектов

Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностирования цифровых устройств

Изобретение относится к вычислительной технике и может быть ис - пользовано для контроля и диагностики цифровых блоков, преимущественно содержащих элементы с тремя состояниями на вьпсоде.Цель изобретенияповьшение достоверности контроля цифровых потоков данных на выходе элементов с тремя состояниями

Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики цифровых устройств

 

Наверх