Асинхронный регистр сдвига
Изобретение относится к области автоматики и вычислительной техники. Целью изобретения является повышение быстродействия регистра. Время между записью (считыванием) соседних разрядов сдвигаемого кода составляет 8Т , где Т - задержка срабатывания злемента И-НЕ. Один разряд регистра составляют четыре ячейки памяти, каждая, из которых состоитиз трех многовходовых элементов И-НЕ. Регистр имеет два информационных входа и один управляющий выход для связи с источником и два информационных выхода и один управляющий вход для связи с приемником. Взаимодействие с источником и приемником осуществляется по принципу запрос-ответ. 2 ил. сл с IC ел ее о: ос
С01ОЗ COBETCHHX
КОПУЬЛИН (5040 11 С 19 00
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
fl0 ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTPM в
,а.-, О :/ p
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
I (21) 3868838/24-24 (22) 12 ° 03.85 (46) 23.09.86. Бюл. М 35 (71) Институт социально-экономических проблем АН СССР (72) Б.С.Цирлин (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР
У 374Ь63, кл. G 11 С 19/00, 1973.
Авторское свидетельство СССР
У 728161; кл. С 11 С 19/00, 1980. (54) АСИНХРОННЫЙ РЕГИСТР СДВИГА (57) Изобретение относится к области автоматики и вычислительной техники.
Целью изобретения является повышение
„„SU„„1259337 А 1 быстродействия регистра. Время между записью (считыванием) соседних разрядов сдвигаемого кода составляет 87, где б — задержка срабатывания элемента И-НЕ. Один разряд регистра составляют четыре ячейки памяти, каждая.иэ которых состоит из трех многовходовых элементов И-НЕ. Регистр имеет два информационных входа и один управляющий выход для связи с источником и два информационных выхода и один управлякщий вход для связи с приемником. Взаимодействие с источником и приемником осуществляется по принципу "запрос-ответ". 2 ил. ср
1259337
Изобретение относится к автоматике и вычислительной технике.
Целью изобретения является повышение быстродействия регистра сдвига.
На фиг. 1 приведена схема регистра сдвига; на фиг. 2 — временная диаграмма его работы.
Асинхронный регистр сдвига (фиг.1) содержит нечетные 1 и четные 2 ячейки памяти, каждая из которых, кроме первой, состоит из первого 3, второго 4 и третьего 5 элементов И-НЕ.
Первая ячейка памяти состоит только из первого 3 и второго 4 элементов
И-НЕ. На фиг. 1 показаны также инt5 формационные входы 6 и 7 и выходы 8 и 9 регистра, а также управляющий вход 10 и управляющий выход 11 регистра. Один разряд регистра сдвига составляют четыре ячейки.
Асинхронный регистр сдвига работает следующим образом.
Пусть в исходном состоянии в первой и пятой нечетных ячейках 1 и в четвертой и восьмой четных ячейках
2 информация стерта, т.е. на выходах элементов 3 и 5 этих ячеек имеется значение " 1", а на выходах их элементов 4 — значение "0". Пусть также в шестой ячейке 2 и седьмой ячейке
1 записан один разряд сдвигаемого кода, а во второй ячейке 2 и третьей ячейке 1 — его следуккций разряд,т.е. на выходах элементов 4 этих ячеек имеется значение "1", а на выходах 35 элементов 3 и 5 - -значения "0" и
"1" в соответствии со значением записанных в данные ячейки разрядов сдвигаемого кода. Поскольку на управляющем выходе 11 регистра исходно 40 имеется значение "О" с выхода элемента 4 первой ячейки 1, на его информационных входах 6 и 7 отсутствует информация, т.е. на них имеется значение "0". Поскольку также на ин- 45 формационных выходах 8 и 9 регистра отсутствует информация, т.е. на них исходно имеется значение " 1" с выхода элементов 3 и 5 восьмой (последней) ячейки 2, на управляющем входе sO
10 регистра имеется значение "1".
В укаэанном исходном состоянии происходит параллельное переключение всех четных ячеек 2 регистра, при этом в четвертую и восьмую ячейки 2 переписывается информация из третьей и седьмой ячеек 1 соответственно, а во второй и шестой ячейках 2 информация стирается. При записи информации в ячейку сначала устанавливается значение "1" на выходе ее элемента 4, а затем появляется значение "0" на выходе одного из ее элементов 3 или 5, при стирании информации в ячейке сначала устанавливается значение " 1" на выходах обоих элементов 3 и 5, а затем появляется значение "0" на выходе элемента И этой ячейки. Таким образом, оба указанных процесса переключения четных ячеек 2 имеют длительность 2Т, где 7. — задержка элемента И-НЕ, завершаются одновременно.
После этого происходит параллельное переключение нечетных ячеек регистра, при этом в третьей и седьмой ячейках 1 информация стирается, причем в последней этот процесс вызывается установкой значения "0" на управляющем входе 10 регистра в ответ на появление информации на его информационных выходах 8 и 9, в пятую ячейку 1 переписывается информация из четвертой ячейки 2 регистра.
Кроме того, на выходе элемента 4 первой ячейки 1 устанавливается значение "1", которое, поступив на управляющий выход 11 регистра, разрешает установку информации на его информационных входах 6 и 7, а на выходе элемента 3 первой ячейки 1 появляется значение "0". Все эти процессы, так же, как и в случае четных ячеек
2, имеют длительность 2i
Далее снова параллельно переключаются все четные ячейки 2 регистра, при этом в четвертой и восьмой ячейках 2 информация стирается, во вторую ячейку 2 записывается информация, установленная на информационных входах 6 и 7 регистра в ответ на значение " 1" Hà его управляющем выходе
11, а в шестую ячейку 2 переписывается информация иэ пятой ячейки
Эти процессы также имеют длительность 2i
Затем снова происходит параллельное переключение всех нечетных ячеек
1 регистра, при этом в первой и пятой ячейках 1 информация стирается, а в третью и седьмую ячейки 1 переписывается информация из второй и шестой ячеек 2 соответственно. Таким образом, регистр оказывается в состоянии, аналогичном исходному. Процессы переключения в последнем случае
1?59337 так же, как во всех предыдущих, имеют длительность 2i . Отсюда следует, что цикл работы предлагаемого регистра, т.е. время между записью (считыванием) в нем соседних разрядов сдвигаемого кода, составляет 8
Заметим, что каждая четная ячейка
2 при переключении переходит в состояние, аналогичное состоянию предшествукщей нечетной ячейки 1, т.е. если в нечетной ячейке 1 информация стер-. та, то и в следующей четной ячейке
2 информация стирается, если же в нечетной ячейке 1 записана информация, то она переписывается в следующую четную ячейку 2. В свою очередь, каждая нечетная ячейка 1 при переключении переходит в состояние, противоположное состоянию последующей четной ячейки 2, т.е. если в последней информация стерта, то в нечетную ячейку 1 может быть переписана информация из предшествующей четной ячейки 2, если же в четной ячейке
2 записана информация, то в предшест- 5 вующей нечетной ячейке 1 информация стирается ° Заметим, кроме того, что связи между соседними четными 2 (нечетными 1) ячейками обеспечивают их параллельное переключение в противо- 30 положные состояния, т.е. если в б -й четной 2 и нечетной 1 ячейке происходит стирание информации, то одновременно с этим в (i -2)-й и в (i+2)-й четных 2 .(нечетных 1) ячейках может З5 происходить запись информации, и, наоборот, если в -й четной 2 (нечетной 1) ячейке происходит запись информации, то одновременно с этим .в (Г-2)-й и в (+2)-й четных 2 (не- 4р четных 1) ячейках может происходить стирание информации;
Формула изобретения
Асинхронный регистр сдвига, содержащий 4 ячеек памяти, где и — число разрядов регистра сдвига, 2, первая из которых состоит из двух элементов И-НЕ, первый вход каждого so из которых соединен с выходом другого элемента И-НЕ данной ячейки памяти, а остальные ячейки памяти состоят из трех элементов И-НЕ, первый и второй входы каждого из которых сое- ss динены соответственно с выходами других элементов И-НЕ данной ячейки памяти, причем третьи входы первого и третьего элементов И-НЕ каждой ячейки памяти, начиная с третьей, соединены соответственно с выходами первого и третьего элементов И-НЕ, преды.— дущей ячейки памяти, а четвертые и пятые входы первого и третьего элементов И-НЕ каждой нечетной ячейки памяти, кроме предпоследней, -с выхода ми первого и третьего элементов И-НЕ последующей ячейки памяти, причем выходы первого и третьего элементов
И-НЕ последней ячейки памяти являются информационными выходами регистра, отличающийся тем, что, с целью повышения бвстродействия регистра, третьи входы первого и третьего элементов И-HE второй ячейки памяти являются информационными входами регистра, четвертые входы первого и третьего элементов И-НЕ каждой четной ячейки памяти, кроме второй, соединены с выходом второго элемента
И-НЕ предпоследней ячейки памяти, четвертые входы первого и второго элементов И-HE предпоследней ячейки памяти, являются управляющим входом регистра, а остальные входы первого и третьего элементов И-НЕ 1 -й ячейки памяти (3 < 1 ((4n -2Д соединены соответственно с выходами первых и третьих элементов И-НЕ (i -2)-й и (< +2)-й ячеек памяти, соответствующие входы первого и третьего элементов И-НЕ, первой, второй, (4 -1)-й и 4 -й ячеек памяти соединены соответственно с выходами третьих элементов И-НЕ третьей, четвертой, (4 -3)-й и (4 -2)-й ячеек памяти, третий и четвертый входы второго элемента И-НЕ каждой четной ячейки памяти соединены соответственно с выходами первого и третьего элементов И-HE предыдущей ячейки памяти, а третий вход второго элемента И-НЕ каждой нечетной ячейки памяти — с .выходом второго элемента И-НЕ последукщей ячейки памяти, а остальные входы второго элемента И-НЕ 1-й ячейки памяти соединены с выходами вторых элементов И-НЕ(i -2) -й и (i+2) -й ячеек памяти, соответствующие входы второго элемента И-НЕ первой, второй, (4 -1) -й ь 4 -й ячеек памяти соединены соответственно с выходами вторых элементов И-HE третьей, четвертой(4 -3) -й и (4 -2) -й ячеек памяти, выход второго элемента И-НЕ первой ячейки памяти является управляюшим выходом регистра.
1259337
ФЫ2.
ВБИИПИ Заказ 5128/50
Тираж 54 3 Подписное
Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4
