Устройство для выполнения операций обращения матриц

 

Изобретение относится к вычислительной технике. Целью изобретения является расширение функциональных возможностей за счет получения псевдообратных матриц для вырожденных квадратных, прямоугольных, плохообусловленных матриц и для матриц, полученных перемножением векторов. Устройство содержит три блока памяти , вьтолненные на регистрах и предназначенные для хранения матриц, три блока формирования матриц, шесть блоков элементов задержки, блок умножения и блок управления. Устройство позволяет получать псевдообратные матрицы не для узкого класса матриц, образованных умножением вектора-столбца на вектор-строку, а для любых матриц, плохообусловленных , вырожденных, квадратных, прямоугольных , в том числе и для матриц , полученных перемножением векторов . Вспомогательная матрица представляет собой обычную единичную матрицу (для квадратной матрицы) или единичную матрицу с отброшенным n-m количеством строк или столбцов. Псевдообратная матрица для вспомогаi тельной единичной матрицы представляет собой транспонированную еди (Л ничную (или усеченную единичную) матрицу. Псевдообращение осуществляется С посредством последовательной замены во вспомогательной матрице S; a;:A; | S столбцов а. столбцами матрицы ХГХ-, г X,...,, которую необходимо обратить . Постоянно на каждом шаге вычисляется псевдообратная матрица. 1 э.п, 9) ф-лы, 3 нл. :л х сь

союз с(;еетсних социАлистичкних

Респу Блин

А1 (191 (11) (50 4 G 06 F 15/347

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTGPCHOMV СВИДЕТЕЛЬСТВУ

OGYfLAPCT8EHHblA HOMHTET GCCP. no делам изоБретений и открытий (21 ) 3864919/24-24 (22) 11.03.85 (46) 23.10.86. Бюл. 1(у 39 (72) В.ИеКривоцюк и В.Н.Попов (53) 681,325(088,8) (56) Авторское свидетельство СССР

Ф 595726, кл. G Afi F ?/38 ° 1975 °

Авторское свидетельство СССР

В 894722, кл. (у 06 F 15/36, 1980. (54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ ОПЕРАЦИЙ ОБРАЩЕНИЯ МАТРИЦ (57) Изобретение относится к вычислительной технике. Целью изобретения является расширение функциональных возможностей за счет получения псевдообратных матриц для вырожденных квадратных, прямоугольных, плохообусловленных матриц и для матриц, полученных перемножением векторов.

Устройство содержит три блока памяти, выполненные на регистрах и предназначенные для хранения матриц, три блока формирования матриц, шесть блоков элементов задержки, блок умножения и блок управления. Устройство позволяет получать псевдообратные матрицы не для узкого класса матриц, образованных умножением вектора-столбца на вектор-строку, а для любых матриц, плохообусловленных, вырожденных, квадратных,.прямоугольных, в том числе и для матриц, полученных перемножением векторов. Вспомогательная матрица представляет собой обычную единичную матрицу (для квадратной матрицы) или единичную матрицу с отброшенным и-m количеством строк или столбцов. Псевдообратная матрица для вспомогательной единичной матрицы представе ляет собой транспонированную едини чую (ини усеченную единичную) меу (/) рицу. Псевдообращение осуществляется ую в посредством последовательной замены во вспомогательной матрице 5; (а,":А11 д столбцов а. столбцами матрицы Х(Х,, Х,...,Х„,Д, которую необходимо обратить. Постоянно на каждом шаге вычисляется псевдообратная матрица. 1 з.п, ф-лы, 5 ил.

12657

30

Изобретение относится к вычислительной технике.

Целью изобретения является расширение функциональных воэможностей за счет получения псевдообразных 5 матриц для вырожденных, квадратных, прямоугольных, плохообусловленных матриц и для матриц, полученных перемножением векторов.

На фиг. 1 представлена схема уст- 10 ройства на AHI ° 2 и 3 — схемные примеры блоков формирования матриц, на фиг. 4 — схема блока умножения и суммирования на фиг. 5 — схема блока управления. tS

Устройство содержит блоки 1 и 2 памяти, блок 3 управления, блок 4 памяти, блоки 5 и 6 формирования матриц, блок 7 умножения и суммирования, блок 8 умножения, блоки 9-14 элементов задержки, умножители 15, узлы 16 умножения и суммирования, сумматоры 17, делители 18, узлы 19 коммутации, группы 20 элементов И, узлы 21 памяти, схема 22 сравнения, буферный запоминающий узел ?3, умножители 24, узлы 25 коммутации, сумматоры 26, узлы 27 умножения и суммирования, схема 28 сравнения, группы 29 элементов И, делители 30, узлы 31 и 32 памяти, умножитель 33, сумматор 34, генераторы 35 прямоугольных импульсов, счетчики 36, элементы 3? И, генератор 38 прямоугольных импульсов и счетчик 39, 35

Устройство работает следующим образом.

Блок 1 памяти хранит вспомогательную матрицу Si(n-mj которая может быть представлена в вице век- 40 тора-столбца а; размера (n 1) и матрицы А; размера fn m-1):

5, =(а; А;).

Блок ? памяти хранит матрицу раз- 45 мера (и л), подлежащую обращению, которая может Быть представлена в виде вектор-столбцов Х

Г 1 1

Х Х, Х,,Х Xj, 50

Блок 4 соцержит известную для вспомогательной матрицы S псевдообратную матрицу S, fm nJ . Работа устройства начинается после поступления с блока 3 признака смены ин- 55 формации и импульсов на сдвиг информации в блоке 2. В результате на выходе блока 2 будут сигналы, соот96 2 ветствующие элементам вектор-столбца Х; (п lj. Эти сигналы поступают на входы блока. 1, вытесняя из него элементы вектора-столбца а В результате в блоке 1 образуется новая матрица Т„,= А; ХД, псевдообратную для которой необходимо найти. Сиг-, налы с выходов блока 1 поступают на блок 5 формирования матриц А, Сигналы Х; с выхода блока 2 проходят на входы блоков 10 и 11 элементов задержки. На вход блока 5 поступают сигналы, считанные иэ блока 4, соответствующие элементам матрицы

S,. Они считываются из блока 4 по сигналам блока 3. Кроме того, по этим же сигналам из блока 1 считывается матрица А, размера jn m-11 и поступает на вход блока 9 элемента задержки. На выходе блока 5 появляются сигналы, соответствующие элементам

+ псевцообратной матрицы А размером

fm-1 ° n); Эти сигналы поступают на вход блока 8 умножения, на другой вход которого поступают задержанные на время формирования матрицы

А сигналы, соответствующие элементам вектора-строки Х, . С выходов блока 8 сигналы, соответствующие б элементам вектора-строки А,Х раз I 1 мера (m-1 n) поступают на вход блока 6 формирования матриц, на вход которого поступают также сигналы с выхода блока 5, задержанные на время формирования матрицы и вектора в блоке 9 сигналы о матрице А;, а также задержанные на это же самое время в блоке ll сигналы о векторе Х;, В блоке 6 происходит формирование вектора-строки, который является последней строкой псевдообратной для матрицы Т;„ матрицы Т.„, которая имеет вид

Сигналы, соответствующие элемент там строки Ь1„, поступают на вход блока 7, на другие входы которого поступают задержанные в блоке 12 на время формирования строки сигналы с выхода блока 8 умножения и с выхода блока 5 формирования матриц, задержанные в блоке 13 сигналы о составляющих А, . В результате на выходе блока 7 получаются сигналы, соответствующие элементам матрицы Н;„ размерности (m-1 nj. Эти сигналы, т 1?65 так же как и задержанные в блоке 14 на время формирования Н;„ сигналы о т векторе h „, поступают на вход блока

4, осущестнляя н нем полную замену старой псендообратной матрицы Б; на новую S „ . Перед этим из блока 3 на блок 4 поступает сигнал С5 который приводит н исходное состояние блок

4 перед записью н него вычисленной псевдообратной матрицы. Блок 3 выдает преобразованные н импульсы сигналы на блок 2, из которого вытесняется следующий столбец. Операции по формированию псендообратной матрицы для матрицы Х продолжаются до 15 тех пор, пока из блока 2 не будут вытеснены все m столбцов матрицы Х.

В этом случае н блоке 4 на каждом шаге формируется некоторая промежуточная псевдообратная матрица, кото- 20 рая на последнем шаге будет равна псевдообратной матрице Х для матрицы Х. Таким образом для псевдоо,— ращения матрицы размерности fn m) требуется m шагов. Блок 3 осущест- 25 вляет не только формирование импульсов .на вытеснение информации из блока 2, но и формирование сигналов для управления блоками устройства. 30

Блок 5 формирования матриц (фиг,2) работает следующим образом.

Сигналы о векторе а; поступают на вход блока 5, а именно на вход умножителя 15, на вход которого цо- 35 ступают сигналы с выхода блока 4, Сигналы с выхода умножителя 15, соответствующие составляющим вектораФ столбца Я; а; fm 1) поступают на вход сумматора 17, на второй вход которо- 40 го поступает информация о векторе

g размерности (ш 1j, имеющего вид

g= (100 O)

Из узла 21 (хранения g) считыва- 45 ется информация по сигналу С1 кольцевого счетчика 36. Сигналы с выхода сумматора 17 поступают на входы схемы 22 сравнения, в котором происходит сравнение вектора (g-S а ) с 50 нулевым вектором той же размерности (m 1) . В результате сравнения сигналы с выхода схемы 22 сравнения поступают на входы одной из двух групп 20 элементов И в зависимости 5> от того, равен результат сравнения нулю илн нет. Информация о составляющих вектора g из узла 21 одновре796 4 менно поступает на узел 19 некторастолбца 9 и далее — на умножитель, па второй нход которого поступают сигналы о составляющих матрицы. Сигналы о векторе-строке проходят через группу 20 элементов И, если результат сравнения н схеме сравнения не равен нулевому вектору, и поступают на вход умножителя 15, на второй вход которого одновременно поступает информация о составляющих некФ тора-столбца (g-S. а;). Выходные сигналы, соответствующие элементам матрицы (g-S,а,)g S,. (m n), поступают на вход делителя 18, на второй вход которого поступает скалярная величина, Эта величина формируется следующим образом.

Сигналы о составляющих вектора

Ф

S.à, поступают на узел 19 и далее на узел 16 умножения суммирования, на второй вход которого поступают сигналы о составляющих вектора S.a

На выходе узла 16 формируется скалярная величина, которая поступает на вход сумматора 17, на второй вход которого поступает информация о единице, хранимой н узле ?1 ч считанной оттуда сигналом С? кольцевого счетчика 36, Получившийся на выходе сигнал вида (1-(5 ; а;) (Я; а;)J приходит на вход делителя 18. С выхода 18 сигнала матрицы М поступают на вход сумматора 17, на второй вход которого поступают сигналы об элементах матрицы S . В сумматоре 17 происхо" дит вычитание из элементов матрицы

5 размера (m ° n) элементов матрицы.

М размера (m n). С выхода сумматора

17 сигналы поступают на вход узла

23 для исключения верхней нулевой строки. В результате на выходе узла

23 будут сигналы, соответствующие

+ элементам матрицы А; размера (m-1. и) .

В том случае, когда в схеме 22 сравнения получается нулевой вектор, то сигналы с выхода схемы 22 поступают на первые входы элементов И второй группы, на вторые входы которых поступают сигналы о составляФ ющих вектора 5; а;, которые проходят далее на умножитель 15. Одновременно сигналы о векторе 5;а; поступают иа первый вход умножителя 15, на второй вход которого поступают сигналы о транспонированной матрице

Ф l2657 (5.,) (и mj с узла 19. Сигналы с выхода умножителя 15 о составляющих вектора (Я,) (S a;) (и ° 1) поступают на вход узла 19 транспонирования и далее на вход узла 16 умножения и суммирования, на второй вход которого поступают сигналы с тех же составляюптулх вектора (S .,) (S а;) . На выходе узла 16 получается скалярный сигнал, соответствующий величине 10 (

Этот сигнал поступает на вход дели теля 18, Сигналы с выхода узла 19 матрицы (S ) поступают на первый 15 вход умножителя 15,. на второй вход которого поступают сигналы о состав+ ляющих матрицы Вт. На выходе данного умножителя 15 получаются сигналы, соответствующие элементам матри- 20

+ ф Т )» цы S (S ) 1m m). Эти сигналы поступают на второй вход умножителя 15, на первый вход которого поступают сигналы с элементов И 20. На выходе умножителя 15 получаются сигналы осоставляющих вектора S (S.) (S+a;) размера л. 1j . Эти сигналы поступают на первый вход умножителя, на второй вход которого поступают сигналы о векторе-столбце ц ; (1 n), На выходе 30 данного умножителя 15 получаются сигналы о составляющих матрицы

e+q+тс4 а;<т е; размера (m и). Эти сигналы поступают на делитель 18 с выхода которого сигналы проходят на вход сумматора !7, в котором из сигналов, соответствующих матрице ;, вычитаются сигналы, соответствующие матрице l=(S, S, S)a;g S;)/(S")S;a;) (,.;; .;аД . Получившиеся сигналы, со- 40 т + ответствующие матрице S;"É размера (п и), поступают на узел 23, на выходе которого формируются сигналы о составляющих матрицы А+, размера (ш-1 ти) по сигналам СЗ счетчика 36. По 45 сигналу "Сброс" осуществляется приведение всех узлов в исходное состояние.

Блок 6 (фиг, 3) работает следующим образом, Сигналы соответствующие элемен» там матриц A (m"1 и) и А; (и m-1), поступают на вход умножителя ?4, на выходе которого формируются сиг« налы, соответствующие элементам матрицы А;А, размера (а n); Эти сигналы поступают на сумматор 26, в котором вычитаются из единичной матрицы размера (n n), поступающей

96 Ь на вход сумматора из узла 31 по сиг. калам Cl счетчика 36. Сигналы с выхода сумматора 26 поступают на вход умножителя 24, на вход которого поступают сигналы о составляющих вектора Х, (и 1) . Сигналы с выхода этого умножителя 24, соответствующие элементам вектора (1-А;А;)Х;(и 1), поступают на вход схемы 28 сравнения сигналов о векторе с нулевым вектором, а также на вход узла 27 умножения и суммирования, на вход которого поступают сигналы о составляющих транспонированного вектора т

Х;(1 n) с узла 25. На выходе узла

27 формируется скалярный сигнал, соответствующий величине Х (1-А;А;)Х;, который поступает на нход делителя

30. На вход делителя 30 поступают прошедшие через элементы И 29 (если результат сравнения не равен нулю) сигналы о составляющих вектора

I (1-А;А,)Х;. В результате на выходе делителя 30 формируются сигналы, соответствующие составляющим вектора-столбца h;„ jn 1J, Эти сигналы проходят через узел 25, на выходе которого получается искомая векторстрока. В том случае, если результат сравнения в схеме 28 сравнения равен нулю, то сигналы с него поступают на входы элементов И другой группы, Сигналы о составляющих вектора А;Х,(m-1 1) поступают на вход узла 25, после чего проходят на вход узла 27, на второй вход которого поступают сигналы о векторе А;Х;.

На выходе узла 27 формируется скалярный сигнал, соответствующий величит не (А X;) (А,,Х;). Этот сигнал поступает на сумматор 26, в котором про" исходит его суммирование с единичным сигналом, поступившим из узла 32 по сигналу С2 счетчика 36. Выходной сигнал сумматора 26 поступает на делитель 30, на второй вход которого поступают прошедшие через элементы

И 29 сигналы с выхода умножителя

24, соответствующие элементам некто-„

+ т ра (А,) А;Х; (и-11. На вход умножителя 24 поступают сигналы о составляющих вектора А,X; jm-1 ° 1), а на другой вход — сигналы с выхода узла 25

4 (А1) об элементах этой матрицы (и m-1) . Сигналы с выхода делителя

30, соответствующие величинам

А+, A+ X; /1+(А„Х„ ) (А; Х; ) поступают на вход узла 25, на выходе которо1265796 8 ходное блока 4, по сигналу "Сброс" приведение в исходное блоков 5-8, 55

ro формируются сигналы об искомом векторе h „,(E nj. По сигналу "Сброс осуществляется приведение в исходное всех узлов блока 6.

Блок 7 (фиг. 4) работает следующим образом.

Поступающие на его вход сигналы т о составляющих вектора-строки h;„ (1 и) и вектора-столбца А;Х; fm-li lj поступают на входы умножителя 33, на выходах которого формируются сигт налы о составляющих матрицы А,X„ h;„ размерности fm-1 и) . Зти сигналы поступают на вход сумматора 34, на другой вход которого поступают сиг+ р налы о составляющих матрицы А; m-1>

Ф ф

It!

=А;-A;X;h Ä,. По сигналам С4 эта информация переписывается в блок 4, а по сигналу "Сброс" осуществляется приведение в исходное состояние умножителя 33 и сумматора 34.

Генератор 35 и счетчик 36 в блоках 5 и 6 предназначены для синхронизации работы устройства. Узел коммутации осуществляет переворот матрицы относительно главной диагонали (операцию транспонирования). Все блоки памяти содержат в своем состане, например, регистры сдвига, столько, сколько необходимо в каждом иэ рассмотренных в устройстве блоков. Буферный запоминающий узел представляет собой узел памяти, состоящий, например, из регистра сдвига, однако считывание информации в этом узле осуществляется со всех параллельных регистров сдвига, кроме первого.

Блок 3 управления работает следующим образом.

По сигналу пуска включается в работу генератор 38, импульсы с которого поступают на вход счетчика

39, сигнал с выхода счетчика 39 С . поступают на одни входы элементов

И 37, на вторые входы которых поступают импульсы с выхода генератора 38. Импульсы с выходов элементов И 37 посту на входы блока 2, Время действия импульсов определяется временем действия сигнала С .

По сигналам С1 осуществляется считывание информации из блоков 4 и 1, по сигналам С2, СЗ, С4 — синхрони— зация работы блоков 5-7, по сигналу

С5 осуществляется приведение в ис1О

Формула изобретения

1, Устройство для выполнения операций обращения матриц, содержащее первый блок памяти и блок управления, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет получения псевдообратных матриц для вырожденных, квадратных, прямоугольных, плохообусловленных матриц и для матриц, полученных перемножением векторов, в него введены блок умножения и суммирования, второй и третий блоки памяти, первый и второй блоки формирования матриц, блок умножения и шесть блоков элементов задержки, причем первая и вторая группы информационного выхода первого блока памяти подключены соответственно к первому информационному входу первого блока формирования матриц и к входу первого блока элементов задержки, выход второго блока памяти соединен с информационным входом первого блока памяти и с входами второго и третьего блоков элементов задержки, выход второго блока элементов задержки соединен с первым информационным входом блока умножения, выход которого подключен к входу четвертого блока элементов задержки и к первому информационному входу второго блока формирования матриц, второй информационный вход которого, второй информационный вход блока умножения и вход пятого блока элементов задержки соединены с выходом первого блока формирования матриц, второй информационный вход которого соединен с выходОм третьего блока памяти, выходы первого и третьего блоков элементов задержки соединены соответственно с третьим и четвертым информационными входами второго блока формирования матриц, выход которого соединен с первым информационным входом блока умножения и суммирования и через шестой блок элементов задержки подключен к первому информационному входу третьего блока памяти, выходы четвертого и пятого блоков элементов задержки соединены соответственно с вторым и третьим информационными входами блока умножения и суммирования!

2657

20 выход которого подключен к второму информационному входу третьего блока памяти, вход пуска блока управления является входом пуска устройства, установочный вь ход блока управления подключен к установочным входам блока умножения первого и второго блоков формирования матриц и блока умножения и суммирования, группа выходов считывания блока управления подключе- 10 на к группе входов считывания второго блока памяти, первый синхронизирующий выход блока управления подключен к входам считывания первого и третьего блоков памяти, второй, тре- 15

I тий, четвертый и пятый синхрониэирующие выходы блока управления соединени соответственно с синхронизирующими входами первого и второго блоков формирования матриц, блока умножения и суммирования и третьего блока памяти, причем первый блок формирования матриц содержит умножители, делители, сумматоры, узлы коммутации, узлы памяти, схему сравнения, буферный запоминающий узел, счетчик и генератор прямоугольных импульсов, вход которого является синхрониэирующим входом первого блока формирования матриц, а выход подключен к счетному входу счетчика, установочный вход которого ! является установочным входом первого блока формирования матриц, выходы разрядов счетчика подключены соот- 35. ветственно к входам считывания первого и второго узлов памяти и буферного запоминающего уэла, выход которого является выходом блока, первый вход первого умножителя является пер-40 вым информационным входом первого блока формирования матриц, выход . первого узла памяти соединен с пер-. вым входом первого сумматора и через первый узел коммутации — с первым 45 входом второго умножителя, выход первого умножителя соединен с первым входом третьего умножителя, с вторым входом первого сумматора и через второй узел коммутации — с первым 50 входом первого узла умножения и суммирования, выход второго умножителя подключен к первым входам четвертого умножителя и элементов И первой группы, выходы которых соединены с первым55 входом пятого умножителя, выход которого соединен с первым входом первого делителя, выход которого подклюio чен к первому входу второго сумматора, выход которого соединен с первым информационным входом буферного запоминающего узла, выход первого сумматора соединен с вторим входом пятого умножителя и с входом схемы сравнения, выход ненулевого значения которой соединен с вторыми входами элементов И первой группы, выход нулевого значения схемы сравнения соединен с первыми входами элементов И второй группы, вторые входь1 которых и второй вход первого узла умножения и суммирования соединены с выходом первого умножителя, выход первого узла умножения и суммирования соединен с первым входом третьего сумматора, второй вход которого соединен с выходом второго узла памяти, выход третьего сумматора соединен с вторым входом первого делителя, второй информационный вход первого блока формирования матриц соединен с вторыми входами первого и второго умножителей и второго сумматора, с первым входом четвертого сумматора, с входами третьего узла коммутации и шестого умножителя, выход которого подключен к первому входу седьмого умножителя, второй вход которого соединен с выходами элементов И второй группы, выход третьего узла коммутации соединен с вторым входом третьего умножителя, выход которого соединен с первым входом второго узла ум" ножения и суммирования, второй вход которого через четвертый узел коммутации соединен с выходом третьего умножителя, выход второго узла умножения и суммирования соединен с первым входом второго делителя, выход которого подключен к второму входу четвертого сумматора, второй вход второго делителя соединен с выходом четвертого умножителя, второй вход которого соединен с выходом седьмого умножителя, выход четвертого сумматора подключен к второму информационному входу буферного запоминающего узла, второй блок формирования матриц содержит узлы коммутации, умножители, сумматоры,. делители, узлы памяти, узлы умножения и суммирования, группы элементов И, счетчик и генератор прямоугольных импульсов, вход которого является, синхронизирующим входом второго блока формирования матриц, а выход под"

17657 ключен к счетному входу счетчика, установочный вход которого является установочным входом второго блока формирования матриц, второй информационный вход второго блока формирования матриц соединен с первым входом первого умножителя и через первый узел коммутации — с первым входом второго умножителя, первый информационный вход второго блока фор- 1О мнрования матриц соединен с вторым входом второго умножителя, с первым входом первого узла умножения и суммирования и через второй узел коммутации — с вторым входом первого уз- 15 ла умножения и суммирования, второй вход первого умножителя является третьим информацнонным входом второго блока формирования матриц, четвертый информационный вход которого соеди- 2р нен с первым входом третьего умножителя и через третий узел коммутации— с первым входом второго узла умножения и суммирования, входы первого сумматора соединены соответственно с 25 ,выходами первого умножителя и пер. — .

1 вого узла памяти, выход первого сумматора подключен.к второму входу третьего умножителя, выход которого соединен с вторым входом второго уз- 3ð ла умножений и суммирования, с первыми входами элемента И первой группы и с входом схемы сравнения, . выходы которой подключены соответственно к первым входам элементов И второй группы и к вторым входам элементов И первой группы, входы первого делителя соединены соответственно с выходом второго узла умножения и суммирования и с выходами эле- 4р

96 12 ментов И первой группы, входы четвертого узла коммутации соединены соответственно с выходами первого и второго делителей, выход четвертого узла коммутации является выходом второго блока формирования матриц, входы BToporo делителя соединены соответственно с выходом второго сумматора и с выходами элементов И второй группы, вторые входы которых соединены с выходом второго умножителя, входы второго сумматора соединены соответственно с выходами второго узла памяти и первого узла умножения и суммирования, выходы разрядов счетчика подключены соответственно к входам считывания первого и второго узлов памяти.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления содержит элементы И, счетчик и генератор прямоугольных импульсов, вход которого является входом пуска блока, а первый выход подключен к счетному входу счетчика, выход первого разряда которого соединен с первыми входами элементов И, выходы последующих разрядов счетчика являются соответственно с первого по пятый синхронизирующими выходами блока управления, выход переполнения счетчика соединен с установочным выходом блока и с установочным входом счетчика, вторые входы элементов И соединены с вторым выходом генерато ра прямоугольных импульсов, третьи входы подключены к пятому синхронизирующему выходу блока, выходы элементов И являются группой выходов считывания блока..265796 фис. 2

Ф л1 лс

hg фис. Ю

6рос

С

Составитель А.геренов

Редактор А.Ворович Техред А.Кравчук Корректор Л.Пилипенко

Заказ 5667/48 Тираж 67l Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений н открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород,ул. Проектная, 4