Многоканальная система управления распределением ресурсов в вычислительном комплексе

 

Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах с большим числом устройств ввода-вывода . Целы изобретения является повьЕпение коэффициента использования оборудования и надежности системы. Система состоит из центрального канала , включающего блок памяти, анализатор запросов, группу блоков ввода-вывода и периферийных каналов, содержащих анализатор запросов, двунаправленный коммутатор, группу блоков ввода-вьшода,устройство прямого доступа, блок памяти, Блок реконфигурации , блок элементов запроса. Система позволяет распределить ресурсы между.отдельными каналами для их одновременной работы, что обеспечивает постоянную загрузку процесi сора. Кроме того, система позволяет отключать каналы, в которых произо (Л шел отказ, обеспечивая освобождение центрального канала и продолжение работы процессора. 1 з.п. ф-лы, 18 ил. ю О5 СО 1 tc

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК дд 4 С 06 Ь 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

БИЬл, hvl

Cb

CO

4ь

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3521051/24-24 (22) 15.12.82 (46) 07.11.86. Вюл. Е 41 (7i) Институт электронных управляющих машин (72) Ю.А, Степченков, А.А. Солохин и .А, В. Филин (53) 681. 3 (088. 8) (56) Авторское свидетельство СССР

У 758118, кл. G 06 F 13/00, 1977.

Авторское свидетельство СССР

М 922712, кл. G 06 F 13/00, 1978. (54) МНОГОКАНАЛЬНАЯ СИСТЕМА УПРАВЛЕНИЯ РАСПРЕДЕЛЕНИЕМ РЕСУРСОВ В ВЫЧИСЛИТЕЛЬНОМ КОМПЛЕКСЕ (57) Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах с большим числом устройств ввода-вывода. Цельщ изобретения является

„„SU„„1269142 А1 повышение коэффициента использования оборудования и надежности системы.

Система состоит из центрального канала, включающего блок памяти, анализатор запросов, группу блоков ввода-вывода и периферийных каналов, содержащих анализатор запросов, двунаправленный коммутатор, группу бло ков ввода-вывода, устройство прямого доступа, блок памяти, блок реконфигурации, блок элементов запроса.

Система позволяет распределить ресурсы между. отдельными каналами для их одновременной работы, что обеспечивает постоянную загрузку процессора. Кроме того, система позволяет Ж отключать каналы, в которых произошел отказ, обеспечивая освобождение центрального канала и продолжение С: работы процессора. 1 з.п. ф-лы, 18 ил. E

1269142

Изобретение относится к вычислительной технике, в частности к сложным цифровым системам обработки данных с множеством быстродействующих устройств ввода-вывода, 5

Цель изобретения — повышение коэффициента использования оборудования и надежности системы за счет отключения отказавшего канала от других работоспособных каналов, а также

10 повышение производительности вычислительного комплекса (ВК) за счет организации параллельной работы многих каналов системы и повышение реактивности системы прерываний ВК, что спо- 15 собствует уменьшению вероятности сбоев в устройствах, критичных к времени доступа к ресурсам.

На фиг.1 приведена схема предла-.;

I гаемой системы; на фиг.2 — функциональная схема блока реконфигурации каждого периферийного канала, .на фиг.3-5 — функциональная схема, временная диаграмма и блок-схема

25 алгоритма работы анализатора запросов центрального канала; на фиг.б — совмещенные блок-схемы блока памяти, устройства ввода-вывода и устройства прямого доступа; на фиг.7 и 8— функциональная схема и блок-схема алгоритма работы местного устройства управления на фиг.9-11 — функциональная схема, временная диаграмма и алгоритм работы устройства управления прерыванием; на фиг, 12-14 — 35 функциональная схема, временная диаграмма и алгоритм работы устройства управления задающим устройством, на фиг.15 — функциональная схема двунаправленного коммутатора, на фиг,16— функциональная схема периферийного. анализатора запросов на фиг.17 и

18 — временная диаграмма и блок-схема алгоритма работы блока реконфигурации. 45

Предлагаемая система управленйя осуществляет распределение ресурсов в вычислительном комплексе, рассредоточенных по многим каналам — одном центральном и ряде периферийных, 50

К центральному каналу подключены анализатор 1 запросов, блок 2 памяти, группа блоков 3 ввода-вывода, а каждый периферийный канал содержит блок 4 памяти, группу блоков 5 ввода- 55 вывода, периферийный анализатор б запросов, первый 7 и второй 8 блоки элементов запрета, двунаправленный коммутатор 9, блок 10 реконфигурации и устройство 11 прямого доступа. Обмен информацией между всеми устройствами и блоками, подсоединенными к центральному каналу, осуществляется по центральной информационно-управляющей шине 12, центральной шине 13 запросов прерывания, центральной шине 14 запросов прямого доступа, центральной шине 15 разрешения прерывания и по центральной шине 16 разрешения прямого доступа, Периферийный анализатор 6 .запросов соединен с соответствующим двунаправленным коммутатором 9 двунаправленной шиной 17 запросов-разрешений, а блок

10 реконфигурации — с первым и вторым блоками 7 и 8 элементов запрета шиной 18 запрета, которые, в свою оче,.редь первой 19 и второй 20 информационно-управляющими шинами соединены с двунаправленным коммутатором 9 соответственно. В пределах каждого периферийного канала связь между его элементами осуществляется посредством периферийных шины 21 разрешения прерывания, шины 22 запросов прерывания, информационно-управляющей шины

23, шины 24 разрешения прямого доступа и шины 25 запросов прямого доступа.

Блок 10 реконфигурации (фиг.2) каждого периферийного канала содержит первую 26 и вторую 27 схемы сравнения, первый 28, второй 29, третий

30, четвертый 31 и пятый 32 триггеры, первый 33, второй 34 и третий 35 переключатели,, первый 36 и второй 37 элементы 2И-ИЛИ, первый 38, второй

39, третий 40, четвертый 41 и пятый

42 элементы ИЛИ;: первый 43, второй

44, третий 45, четвертый 46, пятый

47, шестой 48 и седьмой 49 элементы

И, первый 50, второй 51, третий 52, четвертый 53 и пятый 54 элементы задержки, первый 55, второй 56, третий 57, четвертый 58, пятый 59, шестой 60, седьмой 61, восьмой 62, девятый 63 и десятый 64 элементы

НЕ. Иэ центральной информационноуправляющей шины 12 в блок 10 реконфигурации поступают следующие сигналы: шина адреса 65 сигнал "Занято"

66, сигнал "Синхронизация от задатчика" (СХЗ) 67, сигнал "Синхронизация от исполнителя" (СХИ) 68 и сигнал

"Подготовка" 69, а из периферийной информационно-управляющей шины 23

t 269142 з шина адреса 70, сигнал "Занято" 71, сигнал СЗХ 72, сигнал СХИ 73, сигнал

"Подтверждение выборки (ПВБ) 74 и сигнал "Прерывание" 75.

Система работает следующим обра- 5 зом.

В предлагаемой системе, в отличие от известной, за счет перераспредения всех ресурсов между отдельными каналами возможна одновременная работа нескольких задающих устройств— одного на центральном канале и по одному на кажцом периферийном канале системы. Таким образом, количество одновременно работающих задающих устройств в системе зависит от числа используемых периферийных каналов

После включения питания машины в центральной информационйо-управляющей шине 12 процессором формируется сигнал "Подготовка". Эта линия анализируется блоками 3,2 и 10, и появление на ней сигнала ..вызывает переход указанных блоков в исходное состояние.

На шинах 18 запрета блоками 10 реконфигурации формируются высокие уровни, которые, поступая на управляющие входы первых и вторых блоков ЗО

7 и 8 запрета, разрешают трансляцию через них сигналов. В результате сигнал "Подготовка" через блоки 7-9, транслируется в периферийные информационно-управляющие шины 23, переводя устройства периферийных каналов в исходное состояние (4,5 и 11). В исходном состоянии в центральной и периферийных информационноуправляющих шинах 12 и 23 и шинах 4О

13, 14,22 и 25 запросов передачи под.держиваются высокие уровни (отсутствие сигналов), а в однонаправленных шинах 15, 16 21 и 24 разрешения передачи — низкие уровни (отсутствие сиг-45 налов); После некоторого времени, достаточного для перехода в исходное состояние всех устройств системы, процессор снимает сигнал "Подготовка" и система готова к работе. Сам про- 50 цессор не принимает участия в перераспределении ресурсов системы с целью организации одновременной работы нескольких задатчиков. Не требуется ни изменение режимов его работы, ни введение в состав программного обеспечения какой-либо. программы, организующей такой режим.

Цель изобретения достигается введением дополнительной аппаратуры и изменением конфигурации системы.

Поэтому сам процессор не входит в состав предлагаемой системы (для понимания работы в структуру системы введен анализатор 1 запросов центрального канала, являющийся его частью).

В рассматриваемой системе принцип связи между устройствами — асинхронный. В каждый момент времени в системе могут обмениваться информацией только два устройства (в пределах одного канала), Одно устройство управляет передачей информации по каналу связи и является задающим (задатчик), другое устройство, привлекаемое к этой передаче, становится исполнительным устройством (исполнитель) .

Каждый эадатчик при работе с исполнителем формирует на соответствующей линии информационно-управляющих шин 12 и 23 сигнал "Занято", информируя все устройства системы, что канал связи занят. Когда задатчик заканчивает обмен информацией с исполнителем, он сбрасывает сигнал

"Занято", и одно из устройств системы, имеющее самый высший приоритет в данный момент времени, среди прочих устройств, которым необходим канал связи, становится задатчиком.

Задатчик помещает сигнал нЗанято на шину" 12. Содержимое адресного регистра и регистра управления (заранее подготовленные) передаются на соответствующие линии (шины) 12, а пройдя через блоки 7,9 и 8 — на линии шины 23, поступают на все селекторы адресов устройств системы, в которых фиксируется до начала применения определенный адрес устройства, отличающий его от других устройств системы. Селекторы адресов устройств производят сравнения адреса на шинах 12 и 23 с собственным адресом устройства. Через некоторое время задатчик формирует на соответствующей линии 12 или 23 сигнал

СХЗ.

Устройство, адрес которого совпадает с адресом на шине, получает сигнал СХ3 и узнает, что оно привлекается к передаче в качестве исполнителя. Устройство в соответствии с состоянием линий 12 и 23 управления лиБ 12691 бо принимает данные иэ канала связи, либо передает данные в канал связи и через некоторое время отвечает сигналом СХИ. Задатчнк, получая сигнал СХИ, либо сразу сбрасывает сигнал СХЗ (операция передачи информации из эадатчика в исполнитель — запись), либо принимает данные,, а потом сбрасывает СХЗ. Через некоторое время задатчик сбрасывает сигналы ад- 10 реса, управления и данных (при опе. рации зались) и сигнал "Занято"„освобождая тем самым канал связи для других устройств. Исполнитель, восприняв сброс сигнала СХЗ, сбрасы- !5 вает. сигнал СХИ и Д (при операции чтения). В результате система приходит в исходное состояние. Если на сигнал СЗХ задатчиком не получен сигнал СХИ в течение некоторого вре- 20 мени (тайм-аут), то в задатчике фиксируется ошибка и им производится сброс ранее сформированных сигналов.

В предлагаемой системе дпя органиэации параллельной работы высокопроизводительного процессора с медленно действующими блоками 3 и 5 вводавывода и высокоскоростными устройствами 11 прямого доступа используется многоуровневая система прерываний.30

Блоки 3 и 5 запрашивают по шинам

13 и 22 прерывание работы процессора на обработку информации в своих регистрах. Устройства 11 запрашивают. процессор об использовании канала связи. Запросы по шинам 13 и 14 посту. пают в анализатор 1 запросов, который производит их арбитраж — выделение наиболее приоритетного запроса, Устройствам 11 прямого доступа в память, способным выполнить передачу информации без использования процессора, присваивается наивысший приоритет — приоритет прямого доступа,так как они требуют обслуживания за ограниченный интервал времени, в противном случае в них может . происходить потеря информации, подготовленной к передаче. К каждому уровню приоритета может быть подклю- 50 чено достаточно большое (в архитектурном смысле неограниченное) число устройств.

Чтобы анализатор 1 запросов мог выделить из группы устройств, запра- 55 шивающих процессор по шинам 13 и 14 запроса передачи и подключенных к данному уровню приоритета, устройст42 Ь во, имеющее высший приоритет на данном уровне приоритета, в систему вводят однонаправленные шины (линии)

15 и 16, число которых равно числу уровней приоритета, Эти линии последовательно проходят через все устройства, подключенные к данному уровню приоритета, причем, чем ближе в электрической цепи к процессору, располагается устройство, тем более высокий приоритет на данном уровне оно имеет. Источником шин разрешения передачи является анализатор 1 запросов центрального канала, Для обеспечения одновременной работы нескольких задатчиков конфигурация предлагаемой системы (состав оборудования) должна быть занесена в блоки 10 реконфигурации. Настройка блока 10 осуществляется до начала применения.

Аппаратный способ настройки блоков

10 реконфигурации предполагает занесение до начала применения в первую

26 и вторую 27 схемы сравнения информации о конфигурации системы. Их настройка производится аналогично настройке селектора адреса любого блока 3 и 5 ввода-вывода или любого устройства 11 прямого доступа. Первая. схема 26 сравнения настраивается на адресную зону соответствующего периферийного канала, а схема 27— на адресные зоны центрального и всех других периферийных каналов.

Так же аппаратным способом производится настройка блока 10 реконфигурации на один из двух режимов. Если предполагается, что устройство 11 прямого доступа в память, становясь задатчиком, может обращаться к любому устройству системы и к любому блоку оперативного запоминающего устройства, т.е. к зоне адресов всей системы, то соответствующий блок 10 настраивается на первый режим работы—

РЕЖ1. Если же при организации прямого доступа устройством 11 предусматривается обращение только к зоне адресов "своего" периферийного канала, то блок 10 настраивается на второй режим работы — РЕЖ2 °

Рассмотрим функционирование системы в РЕЖ1. После включения питания машины и выдачи процессором .сигнала "Подготовка" на шину 12 все устройства системы переходят в исходное состояние. Блоки 10 под дей-.

1269

7 ствием сигнала "Подготовка" удерживают на своей шине 18 запрета высокий уровень, разрешая тем самым трансляцию сигналов через блоки 7 и 8, а значит и обмен сигналов между центральной и периферийной информационно-управляющими шинами 12 и 23.

Предположим, что устройство 11 запрашивает канал связи, формируя низкий уровень на периферийной шине 25 запросов передачи прямого доступа, который блоком 10 в РЕЖ1 передается на центральную шину 14 запросов прямого доступа. Низкий уровень, распространяясь в шине 14, достигает анализатора 1 запросов, информируя его о том, что одному из уст. ройств 11 требуется канал связи.

При соблюдении определенных условий анализатор 1 формирует высокий рп уровень ответного сигнала на шине

16,который достигает блока 10, находящегося первым к процессору в электрической цепи центральной однонаправленной шины 16 разрешения 25 передачи прямого доступа. Блок 10 анализирует состояние шины 25 и, если пришедший сигнал есть результат реакции анализатора 1 на запрос прямого доступа именно от этого 30 периферийного канала, блок 10 запрещает дальнейшее распространение сигнала в шине 16 и транслирует его на шину 24.

Высокий уровень шины 24 достигает З5 устройства 11, информируя его о том, что оно выбрано в качестве будущего задатчика канала связи. Если бы устройство 11 не запрашивало канал связи (высокий уровень шины 25, то блок 10 передал бы высокий уровень линии 16 другому блоку 10 и так до тех пор, пока сигнал шины 16 разрешения передачи прямого доступа не достигнет инициатора сигнала шины 45

14 запросов прямого доступа, поступившего в анализатор 1. Устройство

11 в ответ на сигнал 24 сбрасывает сигнал на линии 25, а анализатор

1 в ответ сбрасывает сигнал на линии 16. Когда текущий задатчик освобождает канал связи, устройство

11 формирует низкий уровень линии

"Занято" на шине 23 и тем самым становится задатчиком канала связи.

Блоками 8,9 и 7 низкий уровень."Занято" передается в центральную информационно-управляющую шину 12 и на

142

8 все шины 23, расположенные после других блоков 7-9.

Как и в известной системе пока все ресурсы остаются в распоряжении только одного задатчика. Предположим, что устройство 11 запрашивало канал связи для обращения к блоку 2 памяти центрального канала.

Устройство 11 устанавливает на шину 23 адрес одной иэ ячеек блока

2 и другую информацию, необходимую для осуществления обмена. Сигналы шины 23 транслируются на шину 12 блоками 8,9 и 7 и одновременно поступают в блок 10. Вторая схема 27 сравнения блока 10, сравнивая адрес на шине 23 с адресами центрального и всех других периферийных каналов, на которые он настроен, и делает вывод, что обращение происходит в зоне адресов чужого канала, Блок 10 оставляет в силе разрешение трансляции сигналов через блоки

8 и 7, и таким образом, устройство

11 продолжает оставаться единственным задатчиком в системе и заканчивает обмен с блоком 2 как описано выше. В данном случае предлагаемая система не дает выигрыша по сравнению с известной.

Рассмотрим случай, когда устройство 11 запрашивает канал связи для обращения к блоку 4, расположенному на этом же периферийном канале связи. Вторая схема 27 сравнения, анализируя адрес, формируемый устрой- ством 11 на шине 23, обнаруживает факт обращения по адресу, не принадлежащему зоне адресов центрального и всех других периферийных каналов связи, Она формирует на своем выходе низкий уровень. Блок 10 под ,цействием этого сигнала и сигнала

СХЗ, которым сопровождается адрес от устройства 11,формирует низкий сигнал на шине 18. Блок 7 под действием этого сигнала сбрасывает на шине 12 все сигналы, которые были ранее переданы на нее с шины 23.

В результате с точки зрения устройств центрального и остальных периферийных каналов канал связи становится свободным и может быть использован для других передач. Анализатор 1 запросов производит выборку будущего задатчика одновременно с обменом информацией между устройствами системы. Поэтому к момен12691

9 ту освобождения указанных каналов будущий эадатчик подготовлен и с этого момента времени возможна одновременная работа устройства— продолжение обмена между устройством 11 и блоком 3 на соответствующем периферийном канале связи, который сейчас логически отключен от других каналов (не обменивается информационно-управляющими сигнала- ;0 ми) и начало обмена между новым эа датчиком и новым исполнителем, Если новый задатчик и исполнитель принадлежит одному каналу, то под действием соответствующего блока 10 происходит его логическое отключение от других каналов и т.д. Таким образом может быть организована одновременная работа нескольких пар уст-. ройств. 20

Устройство 11, заканчивая обмен информацией с блоком 4, снимает . сигнал "Занято" с шины 23, что вызывает снятие блоком 10 низкого сигнала на его шине 18. В результате 25 логическая связь данного канала с другими каналами восстанавливается и система переходит в исходное состояние.

При укаэанной органиэации одновре-50 менной работы нескольких эадатчиков каждое устройство системы, становясь задатчиком в начале обмена, на какое-то время все-таки монополизи- . ( рует все средства системы. Поэтому практически таким способом можно организовать одновременную работу только пяти-шести задатчиков. Как и в известной системе 1 при большой длине очереди, организуемой анализатором 1, время ожидания все-таки может быть велико. Указанные недостатки можно устранить, если прямой доступ устройств 11 организуется только в зоне адресов "своего"

45 периферийного канала связи, т,е. устройство 11, становясь задатчиком, обращается только к блоку 4 своего канала. Практически это условие .выполняется загрузкой программ, под управлением которых работает устройство 11, в блок 4 памяти, расположенный в этом же канале. Зто дает воэможность настроить блок 10 в РЕЖ2- до начала применения.

В этом режиме сразу же после включения питания машины логическая связь между шинами 12 и 23 исклю42

l0 чена под действием низкого уровня на выходной шине 18 блока 10 и запрещена трансляция сигналов между шинами 25 и 14. В этом случае арбитраж на уровне прямого доступа для устройств 11 производится не анализатором 1, а блоком 10 реконфигурации.

Обращение задатчика центральнога канала к устройствам периферийного канала происходит следующим образом.

Задатчик помещает на шину 12 адрес одного иэ устройств периферийного канала и сопровождает его сигналом

СХ3. Первая схема 26 сравнения опознает факт обращения задатчика центрального канала к исполнителю периферийного канала. При этом блок

10 реконфигурации ожидает приход сигнала СХЗ с шины 12, анализирует состояние периферийного канала и, если он свободен, восстанавливает логическую связь между шинами 12 и 23. Таким образом происходит обра- щение задатчика центрального канала к исполнителю периферийного канала после завершения которого. блок 10 вновь исключает связь между. шинами

12 и 23 ° Устройство 11 при необходи мости организации прямого доступа устанавливает низкий уровень на шине 25. Блок 10 реконфигурации, если нет обращения к периферийному каналу со стороны устройств центрального канала, отвечает формированием высокого уровня на шине 24. В результате время предоставления ресурсов периферийного канала устройству 11 значительно сокращается. Во время работы устройства 11 им монополиэируются только ресурсы соответствующего периферийного канала.

Если одному из блоков 5 периферийного канала требуется прервать работу процессора., то он помещает низкий уровень на. шину 22, который транслируется через коммутатор 9, независимо от состояния блоке 10.

Сигнал разрешения передачи, формируемый анализатором 1 запросов центрального канала, на шину 15 проходит через блоки 3 и, если среди них не было устройства, требующего прерывания, через анализатор 6 запросов и коммутатор 9 и достигает блока

5 по шине 21. Когда блок 5 становится эадатчиком, он формирует на шине

23 сигнал "Прерывание", под действи10

11 1269 ем которого блок 10 восстанавливает логическую связь между шинами 12 и

23, После завершения операции прерывания логическая связь между шинами 12 и 23 разрывается.

Во втором режиме число одновременно работающих задатчиков практически неограничено и лимитируется не пропускной способностью канала связи, а общей суммарной емкостью блоков

2 и 4 в соответствии с разрядностью адресной .сетки.

Предлагаемая система позволяет не только рационально использовать ресурсы, но и в случае настройки бло- 15 ков реконфигурации в РЕЖ2 позволяет существенно повысить надежность работы однопроцессорного комплекса.

Повышенная защищенность системы от катастрофического отказа обусловли- Zp вается наличием логических разрядов между центральным и периферийными каналами в исходном состоянии.

В известной системе неисправность, возникающая в одном из каналов, 25 автоматически проявляется (транслируется) и во всех других каналах, в результате чего работоспособность всей системы нарушается. В предлагаемой системе неисправность локали- 30 зуется только в пределах того канала, где она возникает, не нарушая работоспособность всех других каналов. Попытки обращений устройств задатчиков исправных каналов к исполнителям неисправных каналов могут привести либо к срабатыванию механизма тайм- аута, либо к фиксации устойчивого отказа. И в том, и в другом случае задатчик информи- 40 рует анализатор 1 запросов, используя операцию "Прерывание", в результате выполнения которой их обращение к устройствам отказавшего канала может быть запрещено. 45

Таким образом, достигается повышение производительности однопроцессорного комплекса и увеличение его надежности. Степень детализации устройств в предлагаемой системе пол-50 костью соответствует степени их детализации в известной.

Функциональная схема анализатора

1 запросов центрального канала (фиг.3) является частью процессора.

Сигналы центральной шины 13 запросов передачи поступают на входы D D регистра 76 запросов прерываний.

142,12

С приходом строба опроса сигналов запросов передачи (77) от процессора состояние шины 13 фиксируется в регистре ?6, выходы которого подсоединены к схеме 78 сравнения, представляющей собой схему выбора наиболее приоритетного запроса и выполненную на элементах И-НЕ, Все схемы И-НЕ подсоединены к выходу триггера 79, фиксирующего состояние центральной шины 14 запросов передачи прямого доступа (ЗПД) в момент прихода от процессора строба запроса передачи прямого доступа (80).

Цепи и элементы, способствующие переводу анализатора 1 в исходное состояние при включении питания не показаны. В реальном арбитре эта процедура осуществляется под действием сигнала "Подготовка" в шине 12, При дальнейшем рассмотрении работы анализатора 1 предполагается, что его триггеры и регистры в исходном состоянии сброшены.

Рассмотрим работу анализатора запросов в режиме арбитража по пряI мому доступу. С приходом строба опроса ЗПД (80) и при наличии сигнала в шине 14 триггер 79 переходит в сос- тояние логической единицы. Низкий уровень на выходе Q триггера 79 блокирует работу схемы 78 сравнения, а сигнал с выхода Q поступает на первый вход элемента И-ИЛИ 8 1 и при отсутствии сигнала ПВБ (82) в центральной информационно-управляющей шине 12 формируется в шине 16 высокий уровень . В ответ на этот сигнал устройство (источник сигнала ЗПД) снимает сигнал на шине 14 и подтверждает принятие сигнала с шины 16 формированием низкого уровня сигнала (82).

Анализатор 1 запросов в ответ снимает высокий уровень в центральной шине 16 разрешения прямого доступа, в результате схема возвращается в исходное состояние °

Рассмотрим процедуру арбитража для сигналов центральной шины 13 запросов передачи (ЗП). С приходом от процессора строба опроса ЗП (77) в регистр. 76 записывается состояние шины 13. Если схема 78 сравнения не блокирована триггером 79, то на одном из ее выходов, соответствующем наиболее приоритетному запросу на шине 13 в данный момент времени, формируется низкий уровень (логичес12691

13 кая единица) . Выходы схемы 78 срав— нения соединены с второй группой входов компаратора 83, первая группа входов которого соединена с выходами разрядов регистра 84 команд и состояний процессора, в которых фиксируется приоритет программы, выполняемой процессором в текущий момент времени.

Компаратор 83 сравнивает приоритет процессора с наиболее приоритетным 1О запросом шины 13. Если приоритет процессора ниже приоритета запрашивающего устройства, на выходе компаратора 83 формируется высокий уровень, мы И 85. При отсутствии сигнала ПВБ (82) на выходе схемы И 85 появляется высокий уровень, который поступает на вторые входы схем 86 и на вход триггера 87. В результате триггер

87 переходит в состояние логической единицы, а на одном из выходов схем

86, соответствующем наиболее приоритетному запросу, появляется высокий

/ уровень, который поступает в шину 15.25

Устройство-источник соответствующего сигнала ЗП в ответ на приход сигнала разрешения передачи формирует в шине 12 сигнал ПВБ (82), который в центральном анализаторе поступает на второй вход схемы И 88, что приводит к появлению на ее выходе высокого уровня, В результате регистр 7 переходит в исходное состояние, а сигнал на центральной шине

15 разрешения передачи сбрасывается, Когда устройство — источник запроса

35 становится задатчиком в системе, оно формирует на центральной информацнонно-управляющей шине 12 сигнал "Преры-40 вание" (89) и информацию на шине 90 данных. Сигнал (89) поступает на первые входы схем И 91 и 92 и через время, отрабатываемое элементом 93 задержки, высокий уровень поступает на управляющие входы триггера 94 и регистра 95. Триггер 94 фиксирует факт прихода сигнала "Прерывание" (89), а регистр 95 запоминает содержимое линий 90 данных в центральной инфор50 мационно-управляющей шине 12„ Устройство-эадатчик по линиям 90 передает информацию, однозначно определяющую устройство-источник прерывания.. Выдержка времени элементом 92 необхо дима для завершения переходных процессов в канале и записи в регистр

95 достоверной информации, который поступает на первый вход схе- 15

42 14

Высокий уровень выхода триггера

94 вызывает сброс триггера 87 и формирование в шине 12 сигнала СХИ (68).

11осле прихода в анализатор 1 запросов сброса сигнала (89) сигнал (68) также сбрасывается. На этом процедура арбитража и операция "Прерывание" в канале связи заканчивается, Информация о факте прерывания (96) и об источнике прерывания (97) поступает в процессор, который после ее обработки сбрасывает триггер 94 и регистр-(95) сигналом (98), и схема возвращается в исходное состояние.

В предлагаемой системе любому ее устройству (блок памяти, устройство ввода-вывода или устройство прямого доступа) присваивается определенный адрес, который позволяет отличать данное устройство от всех других устройств системы. Во всех устройствах системы имеется специальный блок, выполняющий функции опознавания своего адреса — схема 99 сравнения (фиг.6).

В системе с одной магистралью в любой операции обмена информацией всегда участвуют два устройства, связанные между собой как задатчик (управляющее устройство) и исполнитель (управляемое устройство). В известной системе одновременно двух и более работающих на магистрали устройств быть не может. Все другие устройства, которым требуется магистраль для обмена, информируют об этом анализатор 1 запросов центрального канала по шинам запроса передачи.

Часть устройства, ответственная за, формирование сигналов запросов передачи и обмена сигналами с анализатором 1 вплоть до того момента, когда устройство становится задатчиком, является устройством 100 управления прерыванием. Устройство вводавывода запрашивает канал связи только для уведомления процессора о завершении устройством операции, инициированной ранее процессором, нли об об-, наруженной ошибке в процессе операции.

Принцип связи между устройствами системы — асинхронный, что позволяет участвовать в обмене устройствами различного быстродействия. Однако, чтобы не занимать единственную магистраль надолго, каждое устройство имеет не менее одного буферного ре-.

142

50

15 1269 гистра 101 данных для быстрого приема и выдачи данных.

В 3ВМ с магистральной структурой управление устройствами выполняется с помощью адресуемых регистров устройства, отдельные разряды которых осуществляют требуемые операции управления. Эти регистры входят в состав местного устройства (102) управления, которое осуществляет выбор одного из регистров устройства, производит запись или считывание информации в буферные регистры 101, а также инициирует ту или иную операцию в исполнительном механизме (пери- I5 ферийный аппарат), Устройства прямого доступа в память, кроме укаэанных операций, могут запрашивать шину для обмена информацией с оперативной памятью или 20 любым другим устройством без помощи процессора. Эти устройства способны функционировать в режиме задатчика, т,е. имеют возможность управлять этим обменом самостоятельно. Эти

° функции осуществляются устройством (103) управления задатчика.

Блоки оперативных запоминающих устройств, кроме указанных функциональных частей, содержат запо-,30 минающую среду. состоящую из взаимосвязанных запоминающих элементов.

Уровень детализации функциональных частей блоков 2 и 4, за исключением схемы (99) сравнения, соответствует уровню стандартных функциональных элементов и не требует дальнейшей конкретизации. Местное устройство (102) управления здесь выполняет роль дешифратора кодов опе- Ю рации, из которых основными являются операции чтения и записи. Функции запоминающих устройств ограничены исключительно хранением информации в запоминающей среде.

Схема (99) сравнения является распространенным функциональным элементом, который представляет собой .адресный дешифратор с усеченным числом выходов, в данном случае од- 50 ним. Схема сравнения может быть выполнена различными способами, в частности схема сравнения блоков

3 и 5 ввода-вывода устройств прямого доступа может быть выполнена на основе одноразрядного постоянного запоминающего устройства, адресные входы которого соединяются с адресными линиями информационно-управляющей шины. До начала применения логическая единица заносится аппаратно (путем прожига плавких перемычек в постоянном запоминающем устройстве) только в те ячейки, которые соответствуют адресу, выделенному для данного устройства. При этом логическая единица на выходе схемы 99 сравнения будет иметь место только при совпадении адреса, зафиксированного аппаратным путем, с адресом, пришедшим по информационно-управляющей шине 12.

Функциональная схема местного устройства 102 управления представлена на фиг.7. После включения питания машины в информационно-управляющей шине 12 появляется сигнал "Подготовка" (69), переводящий все устройства системы в исхд ное состояние.

В местном устройстве (102) управления сигнал (69) заводится на установочные входы R регистра (104) команд и регистра (105) состояний, а также на первый вход схемы ИЛИ 106, выход которой подсоединен к установочному входу К триггера 107. В исходном состоянии укаэанные регистры и триггер сброшены. В предлагаемой системе управление работой устройства ввода-вывода осуществляется с помощью адресуемых регистров, в данном случае регистра 104. Установка в логическую единицу отдельных битов этого регистра возбуждает ту или иную операцию в устройстве. Такими операциями могут быть перемотка ленты, установка головки в исходное состояние, возврат каретки и другие, специфические для каждого устройства операции, Ряб битов имеет универсальное значение для всех устройств системы, например бит разрешения прерывания, бит запуска операции чтения (выводы информации из данного устройства), бит запуска операции записи и др.

Рассмотрим операцию записи информации в устройство ввода-вывода, которая представляет собой запись требуемой информации в буферный регистр

108 н установку бита запуска операции записи в регистре 104. Доступ к указанным регистрам может быть разрешен при совпадении логических единиц на входах схемы И 109. Первый вход схемы И 109 соединен с вы17 12691 ходом схемы (99) сравнения, второй вход — с сигналом синхронизации задатчика (67) в шине 12, а третий с выходом Q триггера 107. Если устройство свободно, адрес на шине 12 совпадает с адресом устройства (старшие значащие разряды адресных линий) и приходит управляющий сигнал от задатчика, на выходе схемы И 109 появляется высокий уровень. Последний 10 поступает на управляющие входы де.шифратора (11IO) регистра и дешифратора 111 кода операции. Первый производит декодирование младших значащих разрядов адресных линий 65 и выбор 15 одного из регистров устройства, а второй — декодирование операции, затребованной задатчиком и определяемой линиями (112) управления в шине 12, 20

В рассматриваемом случае выход В дешифратора 110 соответствует регистру 108, а выход В„ - регистру 104.

Аналогично выход В, дешифратора 111 соответствует операции записи, а выход В, — операции чтения. При организации записи в регистр 108 на выходах Во дешифраторов 110 и 111 появляются высокие уровни и, как следствие, на выходе элемента И 113. 30

С выхода элемента И 113 высокий уровень поступает на адресный вход А, мультиплексора 114 и на вход элемента (115). задержки. Мультиплексор 114 настраивается на прием с шины 12 и пе 5 редает состояние линий данных (116) на вход буферного регистра 108 ° Через некоторое время, отрабатываемое элементом 115 и достаточное для установки достоверной информации на инфор- 40 мационных входах регистра 108, высокий уровень передается через элемент ИЛИ 117 и производит запись информации в регистр 108 по динамическому управляющему входу. Сигналы с 45 выходов регистра 108 поступают на соответствующие первые входы элементов И 118 а также в периферийный аппарат 119. Аналогично производится запись в регистр 104 при формирова- 50 нии высокого уровня на выходе элемента И 120.

Сигналы с выходов Ц регистра

104 поступают в периферийный аппарат

121 и возбуждают . специфичную для у каждого устройства операцию, затребованную задатчиком. Сигнал с выхода схемы И 5 109 возбуждает элемент

42 18 (122) задержки, время срабатывания в которого выбирается с учетом максимального времени выполнения операции чтения или записи, после истечения которого низкий уровень поступает на линию СХИ (68) шины 12 и через элемент НЕ 123 на управляющий вход триг-. гера 107, что вызывает переход устройства в состояние Занято" (уста новка триггера 107). В ответ на сигнал (68) задатчик сбрасывает сигнал

СХ8 (67), который вызывает сброс сигнала СХИ (68). Сбросом сигнала (68) заканчивается обмен информацией между эадатчиком и исполнителем по шине 12. Установка триггера 107 вызывает блокировку устройства, т.е. запрещаются повторные обращения к устройству, вплоть до тех пор, пока устройство не выполнит операцию, затребованную задатчиком. Результат выполнения операции (124) заносится периферийным аппаратом в регистр 105 по сигналу (125) и устройство переходит в состояние "Свободно" — сброс триггера 107 по сигналу (126).

Возможны следующие результаты выполнения операции: устройство успешно завершило операцию, устройство не может выполнить операцию {не подключен носитель информации, на периферийном аппарате нет питанйя и т.д.) или в процессе выполнения операции была обнаружена ошибка. 0 результате выполнения операции задатчик может узнать двумя способами. Можно произвести операцию чтения состояния регистра 105 посредством элементов И

127 и 128, после того как устройство перейдет в состояние "Свободно". Второй способ заключается в использовании механизма прерывания. Состояния бита разрешения прерывания (121) и битов завершения операции (129) анализируются устройством (100) управления прерыванием. Считывание состояния буферного регистра 108 производится посредством элементов 130 и

118, запись в него информации (124) при инициативе периферийного аппарата производится под действием стробирующего сигнала (131).

Устройство 100 управления прерыванием функционирует следующим образом (фиг.9-11). В исходном состоянии триггеры 132 и 133 сброшены. устройство (100) управления запускает;ся в работу при совпадении высоких

19 1269 уровйей на входах схемы И 134, первый вход которой соединен с битом разрешения прерываний (121) местного устройства (102) управления, а второй вход — с выходом элемента ИЛИ

135. Ha входы последнего приходят сигналы-(129) с выходов регистра (105) состояний (установка которых говорит о факте завершения операции).

При совпадении этих условий элемен- 10 том И 136 формируется низкий уровень на шине (14) запросов передачи. Приход от анализатора (1) запросов высокого уровня по центральной шине (15) разрешения прерывания приводит 15 к установке триггера 132, Высокий . уровень с выхода триггера 132 поступает на первый вход схемы ИЛИ-НЕ

137, что вызывает сброс сигнала на шине 14, на первый вход схемы, 20

И-НЕ 138, что вызывает формирование сигнала ПВБ (139) в шине (2, и на первый вход схемы И-НЕ 140, в результате чего на ее выходе появляется низкий уровень. Этот низкий уровень поступает на первый вход элемента И

141 и подтверждает низкий уровень на его выходе, и через время, отрабатываемое элементом (142) задержки, высокий уровень появляется на 30 втором входе элемента И 141. Сигнал разрешения прерывания (15), источником которого является анализатор (1) запросов, последовательно проходит через все устройства системы, подключенные к данному уровню приоритета. Этот, сигнал, поступая на вход первого устройства 3 или 11, подвергается анализу и в случае требования устройством обслуживания ему да- 40 . .ется право пользоваться ресурсами системы (рассматриваемый случай), в противном случае сигнал разрешения прерывания поступает на продолжение центральной шины разрешения 45 прерывания (выход элемента И 141).

Анализатор 1 запросов в ответ на сигнал ПВБ (139) сбрасывает сигнал на шине 15. Элемент И 143 отслеживает освобождение шины предыдущим задатчиком (сброс низкого уровня на линии "Занято" 66)и сброс сигнала (15) анализатором 1. При совпадении этих условий на выходе элемента И 143 формируется высокий уро- 55 вень и триггер 133 переходит в состояние логической единицы. В результате сигнал ПВБ (139) сбрасывается, 142 20 сигнал "Занято" (66) устанавливается и устройство становится задатчиком.

Высокий уровень на прямом выходе элемента И 144 поступает на первый вход элемента И 145 и на первые входы группы элементов И 146. Вторые входы элементов И 146 подсоединены к наборному полю вектора прерывания (147), перемычками которого распаивается адрес вектора прерывания данного устройства. Векторы прерывания по линиям данных (116) шины 12 поступают в анализатор 1 запросов и являются идентификатором устройства — источника прерывания.:

При наличии сброса сигнала СХИ (68) от предыдущего исполнителя устройство 100 управления прерыванием со- провождает вектор прерывания сигналом прерывания (148). Анализатор 1 отвечает сигналом СХИ (68), под действием которого на выходе элемента И 149 формируется высокий уровень, на выходе элемента ИЛИ 150— низкий уровень и триггер (132) переходит в исходное состояние. В результате сигналы (66), (116) и (148) сбрасываются, что является. окончанием операции нПрерывание по каналу связи.

Устройство 100 управления находится в промежуточном состоянии (триггер 133 взведен), при котором сигналы на шины канала связи не формируются и сигналы по центральной шине (15) разрешения прерывания транслируются через устройство 100 без изменения его состояния (за счет элемента И 151). Перевод устройства

100 в исходное состояние может быть произведен только после сброса либо сигнала (121), либо (129), т.е. или после запрета разрешения прерывания или после устранения причины прерывания.

Устройство 100 управления прерыванием (УУП) функционально можно разбить на две части. Первая часть отрабатывает процедуру получения права испольэовать ресурсы системы (т.е. процедуру становления устройством — задатчиком на шине), а вторая часть — собственно процедуру операции "Прерывание". Устройство управления прерыванием устройств прямого доступа в память полностью включает УУП 100 блоков 3 или 5 ввода-вывода плюс дополнительно его

12691 первую часть, которая подключается не на уровень запроса прерывания (шины 14 и 15), а на уровень прямого доступа (шины 13 и 16). Запуск этой части схемы производится при установке в логическую единицу двух дополнительных битов: — разрешения передачи по прямому доступу в регистре

104 и готовности передачи по прямому доступу в регистре 105 местного уст- 1О ройства (102) управления. Прямой . выход 152 элемента 144 в данном случае используется не для инициализации операции прерывания, а поступает в устройство 103 управления задаю- 15 щим устройством (УУЗУ) и запускает его в работу.

Функциональная схема устройства

103 представлена на фиг.12. Устройства прямого доступа в память, способ- 20 ные брать на себя управление информационно-управляющей шиной 12 или 23, помимо регистров, рассмотренных при описании устройства 102 должны содержать регистр-счетчик (153) адреса-исполнителя, регистр-счетчик

154 количества слов и регистр (155) кода операции. Устройство, инициирующее работу устройств 11, например, процессор, производит предварительную загрузку этих регистров аналогично загрузке регистров 104 и 108 в устройстве 102. Устройства ii могут инициироваться для обмена с блоками

2 и 4 памяти после получения управле-55 ния шиной 12 или 23 некоторым массивом слов. Объем массива определяется содержимым регистра — счетчика 154, а его местонахождение — регистром— счетчиком 153. После обмена одной 4О единицы информации с исполнителем содержимое регистра — счетчика 153 увеличивается на единицу, а содержимое регистра — счетчика 154 уменьшается на единицу, что соответству- 45 ет уменьшению объема массива, поцлежащего передаче, и подготовке нового адреса для передачи следующей единицы информации.

С приходом высокого уровня на ли- 50 нии 152 (устройство стало задатчиком в системе) триггер 156 переходит в состояние логической единицы и на . его выходе Q появляется высокий уровень, который поступает на первые 55 входы группы элементов И 157 и 158 и разрешает выдачу на шину 12 или

23 адреса исполнителя (65) и кода

42 22 операции (112). Вторые входы элементов И 157 и 158 подсоединены к соответствующим выходам регистров l53 и 155. Выход Q триггера 156 также подсоединен к входу элементов 159 и 160 задержки и к первым входам элементов И 161 и 162, второй вход последнего подсоединен к выходу Ц регистра 155. Рассмотрим работу устройства 103 при осуществлении операции записи (передачи информации в исполнитель), Пусть состояние выхода Q = 1 регистра 155 соответствует операции записи, а Я, = 0— операции чтения. Тогда на выходе элемента И 162 формируется высокий уровень (163), который поступает в устройство 102 и разрешает выдачу информации на шину 12. Элемент 2И

130 в устройстве 102 должен быть заменен на элемент 2И-1И-ИЛИ и на дополнительный вход iH будет заводиться указанный сигнал.

После отработки элементом 160 задержки (150-200 нс), достаточной для дешифрации адреса в исполнителе и окончания переходных процессов в линиях связи, высокий уровень появляется на первом входе элемента И 164, При наличии сброса сигнала СХИ (68) предыдущим задатчиком устройство 103 формирует на шину

12 сигнал еХ> (67). Элемент 159, отрабатывающий задержку 20-100 мкс, так называемый тайм-аут, предотвращает возможную блокировку системы.

Принцип связи между устройствами системы — асинхронный, т.е. на каждый управляющий сигнал задатчика должен прийти ответный управляющий сигнал от исполнителя (в данном случае сигналы (67) и (68) соответственно). При неисправности в исполнителе или линий связи ответный сигнал вообще не приходит. Если в задатчике не предусмотрена подобная ситуация, то система блокируется и для возобновления ее работы требуется вмешательство оператора. Подобную блокировку устраняет элемент

159 и триггер 165.

Если ответный сигнал (68) не при-. ходит в устройство 103 до истечения тайм-аута, триггер 165 переходит в состояние логической единицы, дальнейшая работа блокируется (низкий уровень на третьем входе элемента

161), о чем уведомляется устройст23 1269 во 100. Если бит разрешения прерывания в регистре 105 установлен, устройство, используя механизм прерывания, уведомляет процессор о возникшей ошибке и после запрещения последним прямого доступа (низкий уровень сигнала 152) схема переходит в исходное состояние. При правильной работе исполнителя приход сигнала СХИ (68) вызывает сброс сигнала СХЗ (67), ус- 10 тановку триггера 166 и через задержку, отрабатываемую элементом 167, сброс триггера 156, что вызывает сброс всех сигналов на шине 12. Сброс триггера 156 вызывает установку триг- 15 гера 168, выход g которого заходит на вход прямого счета регистра 153, на вход обратного счета регистра 154 и в качестве сигнала (169) заходит в периферийный аппарат для сигнали- 20 зации последнему о выполненной операции. Через время, отрабатываемое элементом 170, триггер 168 сбрасывается и схема готова к передаче следующего элемента информации. 25

Если переданный элемент был последним на выходе антипереполнения P (т. е. обнуления), формируется логическая единица, которая также приводит в действие механизм прерыва- Зр ния.

Работа схемы при выполнении задат.

1 чиком операции чтения аналогична.

Однако вместо сигнала выдачи данных (163) формируется сигнал приема данных (171), который поступает в устройство 102 на дополнительный вход элемента 113 (см.замену элемента 130 в схеме 102) и приводит к записи информации в регистр 108, 4О

В известной схеме двунаправленный коммутатор 9 представлен на уровне блок-схемы и не удовлетворяет требованию его детализации до уровня стандартных функциональных элементов.

С другой стороны, указанная блок-схема отражает реализацию коммутатора 9, имеющего минимум оборудования, что в значительной степени усложняет понимание его функционирования. Функ циональное назначение коммутатора 9— обеспечить передачу сигналов с одного канала связи в другой с предварительным усилением, Кроме того, для ряда управляющих сигналов необходимо 55 устранить нарушение временных соотношений, которые возникают при распространении сигналов по реальным

142 24 шинам канала связи. С учетом сказанного на фиг.15 приведена функциональная схема двунаправленного коммутатора 9.

Трансляция через коммутатор 9 однонаправленных сигналов запросов прерывания осуществляется элементами

HE 172 и 173, а сигналов разрешения передачи — элементами HE 174 и 175.

Элементы 172 и 174 являются приемниками, а элементы 173 и 175 — пере-, датчиками канала связи и особой функциональной нагрузки не несут. Состояние выходов приемников 172 анализируется периферийным анализатором 6 запросов (сигнал 17, фиг.1)

Трансляция двунаправленных сигналов по информационно-управляющим шинам 12 и 23 требует использования приемника канала связи в виде элемен та И 176, двух элементов 177 и 178 задержки и передатчика канала связи в виде элемента НЕ 179 для каждого направления. Рассмотрим передачу информации из центральной информационно-управляющей шины 12 в шину 23 на фиг. 1 и 15 с линии 19 на линию .

20. В исходном состоянии на линиях

19 и 20 поддерживаются высокие уровни, которые поступают на первые входы элементов 176, на вторых и третьих входах которых поддерживаются низкие уровни. Элементы 179 выполнены в виде элементов с открытым коллекторным выходом и в исходном состоянии отключены от линий 19 и 20.

При появлении низкого уровня в линии 19 на выходе элемента 176 формируется высокий уровень, который поступает на второй вход элемента 176 противоположного направления, что подтверждает низкий уровень на его выходе и на входы элементов 177 и 178., Последний задерживает прохождение сигнала с его выхода на вход только низкого уровня, и в данном случае высокий потенциал на его выходе формируется без задержки и поступает на третий вход элемента 176 противоположного направления. В зависимости от вида сигнала, передаваемого по информационно-управляющей шине, элемент 177 задерживает передачу либо низкого уровня, либо высокого. Например, трансляция сигналов СХЗ и СХИ требует. задержки высокого уровня, а трансляция адреса, данных и линий управления — низкого. Пройдя через элемент

25 12691

177, высокий уровень поступает на вход элемента 179, на выходе которого формируется низкий уровень. Так происходит передача низкого уровня с линии 19 на линию 20. 5

При переходе линии 19 в состояние высокого потенциала на втором входе элемента 176 противоположного направления без задержки формируется низкий уровень, на линии 20 высокий 10 уровень появляется с задержкой, отрабатываемой элементом 177 и вносимой элементом 179. На выходе элемента

178 низкий уровень должен появиться только после гарантированного появле- 15 ния высокого уровня на линии 20. Из этих условий выбирается величина задержки, отрабатываемая элементом 178.

При отсутствии элементов 178 и связи выхода элемента 176 одного на- 20 правления с входом элемента 176 другого направления коммутатор 9 переходит в режим блокировки при передаче низкого уровня. В этом случае элементы 179 обоих направлений поддерживают низкие уровни и нормальная работа системы нарушается. При наличии обратной связи между элементами

176 двух направлений, но при отсутствии элементов 177 возникает генера- 30 ция в коммутаторе 9, и следовательно, в линиях 19 и 20 при снятии низкого уровня в линии 19. Таким образом, схема коммутатора, представленная на фиг. 15, содержит минимальное коли-35 чество функциональных элементов и функциональных связей между ними, необходимых для его правильной работы.

Первые и вторые блоки 7 и 8 эле- 40 ментов запрета представляют собой совокупность отдельных элементов запрета, являющихся стандартными функциональными элементами. Количество элементов запрета в каждом 45 блоке 7 и 8 равно числу линий в информационно-управляющих шинах

12 или 23. Информационные входы элементов запрета подсоединены к линиям информационно-управляющих 50 шин, выходы — к узлам 19 и 20 трансляции отдельных сигналов в коммутаторах 9, а управляющие входы объединены и подсоединены к шине 18 запрета, При наличии низкого уров- 55 ня на этом выходе через блоки 7 и 8 запрещена передача сигналов, а следовательно, и логическая связь

42 26 между первой и второй информационно-управляющими шинами 12 и 23.

Рассмотрим принцип работы периферийного анализатора 6 запросов (Фиг.16). В исходном состоянии отсутствуют сигналы на входах блока (180) приемников — удерживаются низкие уровни. Соответственно, нет сигналов и на первых входах элементов ЗИ блока 181 коммутатора, и вследствие этого отсутствуют сигналы на выходах первого 182 и второго 183 блоков передатчиков соответственно. Состояние информационных входов D регистра 184 запросов прерывания безразлично.

Предположим, что один из блоков

5 требует ресурсы системы, формируя сигнал на периферийной шине (22) запросов прерывания. Этот сигнал достигает коммутатора 9 и транслируется последним на центральную шину (13) запросов прерывания (фиг. 1), Одновременно сигналы с выходов приемников 172 в коммутаторе 9 поступают на информационные входы регигистра (18ч) запросов передачи, Сигнал "Запрос. прерывания, распространяясь в шине 13, достигает анализатора 1 запросов. Последний производит арбитраж (выделение запроса, имеющего высший приоритет) и, если позволяют условия, формирует сигнал на соответствующей линии центральной шины 15 разрешения прерывания, который достигает входа периферийного анализатора — входа блока (180) приемников.

Пройдя через блок (180) приемников, сигнал поступает на вход многовходовой схемы ИЛИ 185 и на соответствующую пару связанных элементов ЗИ блока 181 коммутатора, Последний представляет собой совокупность элементарных коммутаторов (по количеству уровней приоритета в системе), каждый из которых выполнен в виде двух элементов ЗИ.

Назначение элементарных коммутаторов — произвести коммутацию сигнала с выхода соответствующего приемника в периферийный канал 17 или в центральный канал 15, В каждый момент времени анализатор (1) запросов формирует сигнал разрешения прерывания только в одной иэ линий шины

i5, поэтому в блоке 181 будет подготовлен к работе только один из элементарных коммутаторов. Высокий

1269 уровень с выхода схемы KIH 185 посту— пает на вход элемента 186 задержки и производит запись информации в регистр 184. Через некоторое время, отрабатываемое элементом 186, на общем входе элементарных коммутаторов блока 181 появляется высокий уровень, разрешающий анализ выходов Q и Ц того триггера, который связан с входами ранее подготовленного злементар- 10 ного коммутатора. Если этот триггер установлен в состояние логической " 1", то сигнал "Разрешение прерывания" проходит через второй блок (183) передатчиков и затем транслируется че- 15 рез коммутатор 9 на периферийную шину (21) разрешения прерывания.

Таким образом, периферийный анализатор (6) запросов запрещает дальнейшее распространение сигнала в цент- 20 ральной шине 15 разрешения прерывания и производит его трансляцию в пе,.риферийную шину 21 разрешения прерывания.

Допустим, что источником сигнала

"Запрос прерывания, поступившим в анализатор (1) запросов, является один из группы блоков 5, ввода-вывода, подключенных к другому коммутатору 9. В этом случае к моменту эа- 30 писи в регистр (184) запросов передачи на его соответствующем информационном входе сохраняется уровень логического "0" (отсутствие сигнала

"Запрос прерывания"). Поэтому соответствующий триггер устанавливается в состояние логического "0" и в этом случае сигнал Разрешение прерывания" проходит на соответствующую линию выходной шины первого блока (182) 40 передатчиков. В результате периферийный анализатор 6 осуществляет трансляцию сигнала разрешения прерывания к следующему периферийному анализатору (6) запросов. Число ли- 45 ний в соответствующих шинах анализа= тора 6, разрядность регистра 184 запросов прерывания, число приемников, передатчиков и элементарных коммутаторов в блоках 180, 182 или 183 и g0

181 соответственно равны числу уровней приоритетов в предлагаемой системе.

В блоке (10) реконфигурации (фиг.2) первая 26 и вторая 27 схемы 55 сравнения выполнены на основе одноразрядного постоянного запоминающего устройства, адресные входы 65 и 70

142 28 которых соединены с адресными линиями информационно-управляющих шин

12 и 23 соответственно. Каждому устройству 5 и 11 и каждому блоку 4 памяти в схеме (26) сравнения отводится соответствующая ячейка, логическая единица заносится аппаратно (путем прожигания плавких перемычек). только в те ячейки, которым соответствуют устройства и блоки памяти, принадлежащие периферийной секции канала. Аналогично, схема (27) сравнения настраивается на адресные зоны центрального и всех других периферийных каналов.

Установка схемы в исходное состояние производится под действием исходных состояний всех линий информационно-управляющих шин 12 и 23 — низкие уровни на входах R первого 28, второго 29, третьего 30 и четвертого 31 триггеров и сброс пятого триггера 32 сигналом "Подготовка" (69), который поступает от процессора по шине 12 при запуске в работу системы, Настройка блока 10 на режим работы производится аппаратно с помощью первого 33, второго 34 и третьего 35 переключателей.

Рассмотрим работу блока (10) реконфигурации в режиме РЕЖ1. Предположим, что одно из устройств центрального канала обращается к одному из устройств периферийного канала. Задатчик устанавливает на шине 12 адрес исполнителя (65). По данному адресу в схему 26 заносится логическая единица, поэтому на ее выходе

F появляется высокий уровень, а на выходе шестого элемента НЕ 60 — низкий уровень. В результате на выходе первого элемента 2И-ИЛИ 36 и информационном входе триггера 28 формируется низкий уровень. Через некоторое время задатчик сопровождает адрес устройства низким уровнем управляющего сигнала СХЗ (67). На выходе второго элемента НЕ 56 появляется высокий уровень, который снимает низкий уровень на входе R триггера

28, запускается третий элемент 52 задержки. Через время, отрабатываемое элементом 52 и достаточное для подготовки достоверной информации на входе триггера 28, производится запись в триггер 28 — высокий уровень на его динамическом входе С. В рассматриваемом случае состояние триг29 12691 гера 28 не изменяется и через блоки

7 и 8 элементов. запрета, а следовательно, и через коммутатор 9 производится обмен информацией между .,àäàòчиком и исполнителем. 5

Если же задатчик производит обращение к зоне адресов своего канала (например, к блоку 2), то триггер

28 переходит в состояние логической >0 единицы и через блоки 7 и 8 запрещается передача сигналов между цент,ральным и периферийным каналами— ! низкий уровень на выходе четвертого элемента ИЛИ 41 и шине (18) запрета..В результате ресурсы периферийного канала могут быть использованы другими устройствами. Заканчивая обмен с исполнителем, задатчик сбрасывает сигнал СХЗ (67) и сигнал "3aнято" (66), В результате на выходе второго элемента НЕ 56 появляется низкий .уровень, который сбрасывает триггер 28 и блок 10 возвращается в исходное состояние °

Аналогична работа блока 10„ в ,режиме РЕЖ1, если задатчиком является устройство периферийного канала.

Линии адреса (70), линия "Занято" (71) и линия СХЗ (72) анализируются второй схемой 27 сравнения, элементами НЕ 59 и 58 соответственно. Функциональные назначения седьмого элемента НЕ 61, пятого элемента (54) задержки, второго элемента 2И-ИЛИ 35

37, второго переключателя 34 и третьего триггера 30 соответствуют рассмотренным элементам 60, 52, 36, ЗЗ ,и 28 соответственно.

Рассмотрим работу блока 10 в про- 40 цессе обмена информацией между задатчиком и исполнителем в режиме РЕЖ2„ при котором переключатель 33 подключает к первому входу элемента ИЛИ 41 выход Q пятого триггера 32, В резуль-45 тате на шине 18 формируется низкий уровень, запрещающий трансляцию сигналов через блоки 7 и 8. Логическая связь между центральным и периферийным каналами восстанавливается (раз- 50 решается трансляция сигналов между ними) либо при обращении устройства центрального канала к устройству периферийного канала, либо при.выполнении устройством периферийного . 55 канала операции "Прерывание". В первом случае взвоцится триггер 28 при

Формировании задатчиком на шике 12

42 30 адреса исполнителя (65) и сигнал

СХЗ (67). В режиме РЕЖ2 на вход десятого элемента НЕ 64 поступает от третьего переключателя 35 низкий уровень, Сигнал с выхода Q триггера 28 поступает на первый вход второго элемента И 44. Если задатчик на шине 23 освободил ее, сбросив сигнал "Занято" (71), исполнитель на шине 23 освободил ее информационную часть — сигнал (73) — и не подготовил следующий задатчик — отсутствует сигнал ЛВБ (74), то на выВ ходе элемента И 44 формируется низкий уровень, Зтот низкий уровень поступает на первый вход третьего элемента И 45„ что запрещает выбор следующего задатчика, и на первый вход второго элемента ИЛИ 39, высокий уровень на выходе которого запускает четвертый элемент (53) задержки. После времени, отрабатываемого элементом 53, на его выходе появляется высокий уровень, поступающий на второй вход четвертого элемента И 46 и разрешающий анализ его второго входа. Если блоку 10 удалось запретить выбор следующего задатчика (высокий уровень на выходе Q второго триггера 29), то на выходе элемента И 46 формируется высокий уровень, что вызывает перевод триггера 32 в состояние логической единицы. В результате на шике 18 формируется высокий уровень и логическая связь между центральным и периферийным каналами восстанавливается, После сброса задатчиком сигнала СХЗ (67) схема переходит в исходное состояние. под действием низкого уровня на выходе пятого элемента ИЛИ 42.

Если устройство периферийного канала отрабатывает операцию прерывания, оно формирует низкий уровень сигнала

"Прерывание" (75), что вызывает приход на входы первого элемента И 43 и пятого элемента ИЛИ 42 высокого уровня с выхода третьего элемента

НЕ 57. Низкий уровень на входе R триггера 32 снимается, а низкий уровень на выходе элемента И 43 появляется при соблюдении дополнительных усло-1 вий — сброс задатчиком сигнала "Занято" (66) и исполнителем сигнала СХИ (68) на шике 12, При соблюдении этих условий триггер 32 взводится, а после завершения операции прерывания переходит в исходное состояние под дей32

31

1269142

В РЕЖ 2 исходное состояние то же.

Сигнал запроса прерывания с шины

25 теперь не транслируется в шину

14, а поступает на второй вход эле-мента И 45, на входе которого поддерживается высокий уровень, если нет обращения устройств из .центрального канала в периферийный канал. Если в шине 23 сброшен сигнал

ПВБ (74) — разрешение проведения арбитража (см.описание работы анализатора :1 запросов), на выходе элемента И 45 формируется высокий уровень. На установочном входе R триггера 29 поддерживается высокий уровень, что разрешает его работу. После задержки, отрабатываемой первым

55 ствием высокого уровня сигнала "Прерывание" (75) в шине 23,,Пля полного описания работы блока

10 рассмотрим его функционирование при трансляции и формировании сигналов разрешения прямого доступа. Триггер 29 в РЕЖ1 всегда находится в состоянии логического нуля, и низкий уровень с его выхода Q поступает на первый вход третьего элемента ИЛИ 40 и разрешает его работу по второму входу. Совокупность второго элемента 51 задержки, четвертого триггера

31, пятого 47 и шестого 48 элементов И представляет собой одноразрядный периферийный анализатор 6 запросов. Восьмой 62 и девятый 63 элементы НЕ являются приемником и передатчиком сигнала запроса прямого, доступа. В исходном состоянии в ши- 20 не 16 поддерживается низкий уровень.

В функциональном плане работа рассматриваемой части блока 10 в РЕЖ1 не отличается от работы периферийного анализатора запросов 6. Если источником сигнала запроса прямого доступа является устройство на шине 25, то низкий уровень передается на шину 14, на что анализатор запросов центрального канала отвечает вы- З0 соким уровнем сигнала (16). На выходе Q триггера (31) формируется высокий уровень, который переводит шину

24 в состояние логической единицы.

Если же с прихоДом высокого Уровня 35 на шину 16 на выходе седьмого элемента И 49 низкий уровень, то высокий уровень формируется на продолжении центральной шины 16. разрешения прерывания, 40 элементом 50 задержки, высокий уровень появляется на динамическом входе

С триггера 29, который переходит в состояние логической единицы. В результате на шине 24 формируется высокий уровень, а с выхода Q низкий уровень запрещает обращение устройств через блок 10, т.е. в ответ на запрос прямого доступа блок 10 отвечает сигналом разрешения прямого доступа. Устройство — источник запроса в ответ сбрасывает низкий уровень в шине 25 и устанавливает сигнал

ПВБ (низкий уровень 74). Триггер 29 сбрасывается, сигнал на шине 24 становится низким (отсутствие сигнала), и схема переходит в исходное состояние. В РЕЖ2 сигнал разрешения передачи в шине 16 всегда передается блоком 10 на ее продолжение.

Формула и з обретения

1. Многоканальная система управления распределением ресурсов в вычислительном комплексе, центральный канал которой содержит блок памяти, анализатор запросов, группу блоков ввода-вывода, а каждый периферийный канал содержит периферийный анализатор запросов, двунаправленный коммутатор, группу блоков ввода-вывода, устройство прямого доступа, причем выход разрешения прерывания каждого предыдущего блока ввода-вывода каждой группы соединен с входом разрешения прерывания каждого последующего блока ввода-вывода той же группы, выход разрешения прерывания анализатора запросов центрального канала соединен с входом первого блока ввода-вывода группы центрального канала, а выход разрешения прерывания последнего блока ввода-вывода группы центрального канала соединен с входом разрешения прерывания анализатора запросов первого периферийного канала, выход разрешения прерывания анализатора запросов каждого предыдущего периферийного канала . соединен с входом разрешения прерывания анализатора запросов каждого последующего периферийного канала, вход-выход анализатора запросов каждого периферийного канала соединены с входом-выходом двунаправленного коммутатора этого же канала, вход . запросов прерывания которого соедиМ

1269142 34

5 ф о

2О

46

50 венно с первым и вторым входами пер55 вого элемента 2И-ИЛИ, выход которого нен с выходами запросов прерывания блоков ввода-вывода группы своего канала, выходы запросов прерывания двунаправленных коммутаторов всех периферийных каналов объединены с выходами запросов прерывания блоков ввода-вывода центрального канала и соединены с входом запросов прерывания анализатора запросов центрального канала, информационно-управляющие входы-выходы блоков ввода.вывода центрального канала, анализатора запросов центрального канала и блока памяти центрального канала объединены центральной информационноуправляющей шиной, информационноуправляющие входы-выходы блоков ввода-вывода каждого периферийного канала объединены соответствующей периферийной информационно-управляющей шиной, отличающаяся тем, что, с целью повышения коэффициента использования оборудования и надежности системы за счет отключения отказавшего канала от других работоспособных каналов, в каждый периферийный какал системы введены блок памяти, блок реконфигурации, первый и второй блоки элементов запрета, причем выход разрешения прямого доступа анализатора запросов центрального канала соединен с входом разрешения прямого доступа блока

1 реконфигурации периферийного канала, выход разрешения прямого доступа блока реконфигурации каждого предыдущего периферийного канала соединен с входом разрешения прямого доступа блока реконфигурации каждого последующего периферийного канала,, вход запроса прямого доступа анализатора запросов центрального канала соединен с выходами запроса прямого доступа блоков реконфигурации периферийных каналов, центральные информационноуправляющие входы блоков реконфигурации и центральные информационно-управляющие входы-выходы первых блоков элементов запрета периферийных каналов подсоединены к центральной информационно-управляющей шине, периферийный, информационно-управляющий вход блока реконфигурации, перифе рийный информационно-управлякщий вход-выход второго блока элементов запрета и информационно-управляющие входы- выходы устройства прямого доступа и блока памяти каждого периферийного канала подсоединены к периферийной информационно-управляющей шине, выход разрешения прерывания двунаправленного коммутатора каждого периферийного канала соединен с входом разрешения прерывания устройства прямого доступа этого же канала, выход разрешения прерывания которого соединен с входом разрешения прерывания первого блока ввода-вывода этого периферийного канала, выход запроса прерывания устройства прямого доступа каждого периферийного канала подсоецинен к входу запроса прерывания двунаправленного коммутатора этого же канала, вход разрешения прямого доступа и выход запроса прямого доступа устройства прямого доступа каждого периферийного канала соединены с периферийным выходом разрешения прямого доступа и входом запроса прямого доступа блока реконфигурации этого же канала соответственно, выход запрета которого соединен с входами запрета первого и второго блоков элементов запрета этого же канала, первый и второй информационно-управляющие входы-выходы которых соединены с первым и вторым информационно-управляющими входами-выходами двунаправленного коммутатора этого периферийного канала.

2.Система по и. 1, о т л и ч а ющ а я с я тем, что блок реконфигурации каждого периферийного канала содержит две схемы сравнения, пять триггеров, три переключателя, два элемента 2И.-ИЛИ, пять элементов ИЛИ, семь элементов И, пять элементов задержки, десять элементов НЕ, причеМ центральный информационно-управляющий вход блока соединен с вхо-, дами первой схемы сравнения первого и второго элементов НЕ, первого элемента И и первым входом первого.элемента ИЛИ, периферийный информационно-управляющий вход блока соединен с входами второй схемы сравнения с третьего по пятый элементов НЕ и вто- . рого элемента И, выход первой схемы сравнения соединен непосредственно и через шестой элемент НЕ соответст соединен с первым входом первого триггера, выход которого соединен с первым входом первого переключателя

35 2 и через второй элемент И с первыми входами второго элемента ИЛИ и третьего элемента И, выход которого через первый элемент задержки соединен с первым входом второго триггера, выходы которого соединены с первыми входами соответственно третьего элемента ИЛИ и четвертого элемента И, выход второй схемы сравнения соединен непосредственно и через седьмой элемент HE соответственно с первым и вторым входами второго элемента 2И-ИЛИ, выход которого соединен с первым входом третьего триггера, выход которого через соединенные последовательно второй переключатель и четвертый элемент ИЛИ соединен с выходом запрета блока, вход разрешения прямого доступа которого соединен с первым входом четвертого триггера и через второй элемент задержки с первыми входами пятого и шестого элементов И, вторые входы . которых соединены с выходами четвертого триггера, а выходы соответственно — с выходом разрешения прямого доступа блока и вторым входом третье го элемента ИЛИ, выход которого соединен с периферийным выходом разрешения прямого доступа блока, вход запроса прямого доступа которого через восьмой элемент НЕ соединен с вторым входом третьего элемента И и первым входом седьмого элемента

И, прямой и инверсный выходы которого соединены соответственно с вторым входом четвертого триггера и через

á9142 Эб девятый элемент НЕ с выходом запроса прямого и четвертым входом третьего элемента И доступа блока, выход третьего переключателя соединен с третьими входами первого и второго элементов 2И-ИЛИ, вторым входом седьмого элемента И и через десятый элемент НЕ с четвертыми входами элементов 2И-ИЛИ, выходы первого и чет10

35 вертого элементов НЕ соединены с вторыми входами соответственно первого и третьего триггеров, выход второго элемента НЕ соединен с входом пятого элемента ИЛИ и через третий элемент задержки с третьим входом первого триггера, выход третьего элемента НЕ через пятый элемент ИЛИ и первый элемент И соединен соответственно с первым входом пятого триггера и вторым входом второго элемента ИЛИ, выход которого через четвертый элемент задержки соединен с вторым входом четвертого элемента И, выход которого соединен с вторым входом пятого триггера, выход которого соединен с вторым входом первого переключателя, выход которого соединен с входом четвертого элемента ИЛИ, периферийный информационно-управляющий вход блока соединен с третьим входом третьего элемента

И и вторым входом первого элемента

ИЛИ, выход которого соединен с вторим входом триггера, выход пятого элемента НЕ через пятый элемент saдержки соединен с третьим входом третьего триггера.

1269142

1269142

Сигнал(В сброшен йет рли сиг

Зал осо в,ю алрос (Щ станодлен

Во деление наи долее проорал тноео залросс

Ва paopuem лроиессо-> а сторе

llem

1269142 нгюа- и о сигналы олросод

Выдача сигнала ((б) Сигнал

В2! устонодлен

Яа

Сброс сигнала (/б) иена Вет

90) устанолен

Выдержка бремени эленентон

9д

Яаписад 99 регистр и Выдача сигнала (БВ) Сброс си (бЮ игнал llem

9о сдроиен

1269i 42

7ил ооераиии

Чтение

k 4 ими/ с одно

Cdpvc гиенало (6В) оедаацби ип Приетт данных ооераиии рееислт тВВ или (104

Vmevue

Уса анобна сиенала (бВ/ иенал

cdpocve

Да

Фее В йабкобе Р

Юд адрес cmстб. do

vf и истин лен

Прием информа«ии б ((0, 10Р

Сиитьгбамте

Ванн«е иу тдд

tvtcr тдб

Устиньи данн«х «а линиtx Иб

Устанобна сиеиала (64 бнатие Ванн«к с линии .ттб

Cdþñ триее

f07,перека гостооние ,Иободио

12б 9142

Уие.У

f269142

Прерыбание

Уста«одна сигнала (/4/

Устанобка сигнала (/48) бо/дача сигнал (/бВ

Cdpoc сигнала (/4/

Сброс сигнала (бб) Шина

/2 сбододно

Фиг // иг z dare ,да иг ffem

2Пустанолен иена em

/о/ nocmynun

Сигнал ffem

/б/ сброшен

УстанобкасигиЩа(бб). устои оо-задатчик, сброс сигнала (/УУ/

Пг ича

««ии Форииробание

Тап сигнала (/52) еперииии буууу

Устанибка бентора лрерибанил на йчоде иг //em

60/сдрои/

Сигнал Пет

68)получен

Сброс сигналоб на бьподе /46 и сигнала(/46/ иг em

/2«/ или//2/!

////na/r

1269142

Фиг/5

Утопие

7ип ивгниг операции

Чапись лонг

/бб сбр иг гт

6Я сбросиен иена уг

/52 pmo устаиобка триггера

Чстанобко адреса (б5/ операции (/

Устанобка сигнала(/

3алуск гл тоб /40, Устонобко сигнала(Операцио 31 ПИТЬ игна нет

БВ) полуиен

Яа

Тип балис о операции

Устанобка сигнала (/7/) dpoc сиеиама (б 7) Отработка габержки глене тон /б7

C4puc deer сигналоб (бб, «2,/45) Уста нобка триггера /48

Устанобка нойи состоаний 53, 5С

Нет

/52) сброщен лгнект /5У omобита

Яа с бсех сиеб устанобрйггера /45 диена //ет

52)c4nnare»

1269142

Произв.-полигр. пр-тие, r. Ужгород, ул, Проектная, 4

1269142

ВНИИПИ Заказ 6038/52

Тираж 671 Подписное