Запоминающее устройство с самоконтролем /его варианты/

 

Изобретение относится к области вычислительной техники и может быть использовано в системах, которые требуют высоконадежных схем памяти. Целью изобретения является расширение области применения устройства за счет обеспечения его работы с большей разрядностью. Предлагаются три варианта реализации устройства. Запоминаюшее устройство с самоконтролем и его варианты содержат накопитель, формирователи сигналов четности, блоки контроля, блок коррекции ошибок, коммутаторы, блоки сравнения , первый и второй узлы контроля. 3 с.п. ф-лы, 15 ил. а

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1272358 (5 4 G 11 С 29 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ -......

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3766006/24-24 (22) 29.06.84 (46) 23.11.86. Бюл. № 43 (71) Московский ордена Ленина и ордена

Октябрьской Революции энергетический институт (72) Г. А. Бородин, В. А. Иванов и А. К. Столяров (53) 681.327(088.8) (56) Зарубежная электронная техника, 1983, №4,с.3 — 32.

Еiectronik Design, 1980, ч. 28, № 18, р. 153.

Efectronik Design, 1981, ч. 29, № 20, р. 195 — 201. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

САМОКОНТРОЛЕМ (ЕГО ВАРИАНТЫ) (57) Изобретение относится к области вычислительной техники и может быть использовано в системах, которые требуют высоконадежных схем памяти. Целью изобретения является расширение области применения устройства за счет обеспечения его работы с большей разрядностью. Предлагаются три варианта реализации устройства. Запоминающее устройство с самоконтролем и его варианты содержат накопитель, формирователи сигналов четности, блоки контроля, блок коррекции ошибок, коммутаторы, блоки сравнения, первый и второй узлы контроля.

3 с.п. ф-лы, 15 ил.

1272358

Изобретение относится и вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах, которые требуют использования высоконаде>кных схем памяти.

Пель изобретения — расширение области применения устройства за счет обеспечения его работы с большей разрядностью.

На фиг. 1 представлена блок-схема устройства, первый BBpHBIIT; IIB фиг. 2 — блоксхема устройства, второй вариант; н3 фиг. 3 — — блок-схема устройства, третий вариант; iiB фиг. 4 — cхел(3 блоков контроля; (I)Ht . 5 — H v МЕРЗЦИЯ Bill)0 IO(3 ное графическое Hзображение Олоков контроля; на фиг. 6 -- таблица режимов работы блоков контроля; на фиг. 7 выражения для подсчета контрольных разрядов модифицированного кода Хэмминга; IiB фиг. 8 - пример реализации первого и Третьего формирователей сигналов четности; на фиг. 9 — пример реализации первого блока сравнения; на фиг. 10 -- пример реализации второго и четвертого формирователей сигналов четности для первого и третьего вариантов; на фиг. !1 -- то же, для второго варианта; на фиг. !2 — пример реализации первого и второго узлов контроля; на фиг. 3 — пример реализации второго блока сравнения; на фиг. 14 -- пример реализации дешифратора; на фиг. 15 пример реализации блока коррекции о(пибок и перво(о коммутатора.

Запоминаю нее устройство с самоконтролем и его варианты содержит накопитель 1, а.rpecllivle входы 2, первый вход 3 управления записью -- считыванием, второй вход 4 управления обращением, информационные входы 5, первый 6, второй 7, третий 8 и четвертый 9 формирователи сип(алов четности, первый б1ок 10 контроля, r)ходы 11 второй группы накопителя, входы 12 третьей группы накопителя, управляющие входы !3 первой группы устройства, выходь(14 г(ервой группь(накопителя, блок 5 коррекции ошибок, информационные выходы 6 устройства, первый коммутатор 17, первый блок 18 сравнения, дешифратор 19, контрольные выходы

20 устройства, второй блок 21 сравнения, выходы 22 второй группы накопителя, в горой блок 23 контроля, управляющие вхо«br 24 второй группы устройства, выходы 25 третьей группы накопителя, третий управля)ощий вход 26 устройства, первый узел 27 контроля, второй узел 28 контроля, второй коммутатор 29, четвертый вход 30 управ>((ния.

В состав блока контроля входчт блоки задания обмена информационными 31 и контрольными 32 разрядами, блок 33 управления, корректирующий блок 34, генератор 35 контрольных разрядов, дешифратор 36 адреса ошибки, генератор 37 синдрома ошибки, формирователь 38 флагов, входы — выходы информационных 39 и коптрольных 40 разря45

IOB, уlrpBB.1>IÞÙH(l)XO lbi 4! и KOHTpo1bные выходы 42.

На фиг. 8 пре вставлен примср реализации формирователя 6(8) для всех трех вариантов для случая 64 информационных разрядов (четыре группы по !6 разрядов). В этом случае неооходимс восемь контрольных разрядов кода Хэмминга, Блок 6(8) реализуется на формирователях 43 и 44 четности.

На фиг. 9 пред тавлена структурная сxeма, которая может быть использована в качестве блока !8 соавнения, реализоваш(ого на формирователях 45 и 46 четности.

На фиг. 10 представлена структурная схема блока 7(9) для первого и третьего вариантов. Блок содержит 16 формирователей

47 --62 четности, каждый имеет по четыре входа.

HB фиг. 11 ripeлстав.leHа структурная схема блока 7(9) для второго варианта. Блок содержит шесть формирователей 63 68 четНОСтн, Ка>Käbré И vieÅò ПО ЧЕтЫрс ВXOË3.

Для второго ва;>нанта узел 27(28) состоит из четырех БИС коррекции. Каждая БИС подключена к своим 16-ти информационным разрядам. Подключение входов представлено на фиг. 12

HB фиг. 13 дана структурная сxe vl3, которая может быть использована при реализации блока 21 сравнения. Он со (ержит формирователи 69 — 74 (етности.

На фиг. 14 п1>(IcTBHëeí пример реализации дешифратора 19. Он содержит тешифратор 75, элемент (И 76--91, выходы которых составля(от Ileðâóro группу выходов, элементы ИЛИ 92 — 94, ИЛИ--HE 95 и 96, ИСКЛЮЧА1О1ЦЕЕ ИЛИ 97. И,!И --HE 98, 2И - ЗИЛИ 99, в Ixo )ь(элементов 98 и 99 составляют вторую группу выходов дешифра тора 19.

Н3 фиг. 15 представлена реализация блока 15 коррекции ошибок и коммутатора 17.

Блок 15 содержит 64 двухвходовых формирователя четности. Блок 17 содержит 16 стробируемых мультиплексоров. Вход 26 стробирует работу коммутатора. В качестве муяьтИПЛЕКСОрОВ vlo>K(т ОЫтЬ ИСПОЛЬЗОВаиа МИКросхема 155ИДЗ.

В качестве коммутатора 29 можно использовать шинные формирователи типа

589АП16. Управляемый вход 30 управляет переходом из режима «Три состояния» в режим «Включено» и обратно.

Дешифратор 19 (фиг. 3) указывает на номер группы из 16 разрядов, В котором произошла ошибка.

В качестве коммутатора 17 В третьем варианте устройства может быть использовано ИМС 531КП11.

Устройство раоотает следующим образом.

Режим запис(- информационных и контролbHblx разрядов.

По адресным шинам 2 посгупают коды адресов (исел, ко"орые должны быть записа1272358 з ны в очередном цикле записи. На шине 3 устанавливается сигнал записи, например, «Лог. О». Информационные разряды поступают по шинам 5. По входу 4 поступает сигнал обращения, например, «Лог. О». Информационные разряды (их 64) поступают на входы первой группы накопителя 1, кроме того, они поступают на входы блоков 6 и 7.

Блок 6 вырабатывает значения двух контрольных разрядов. Первый контрольный разряд — это четность значений разрядов 17 — 1и

32 и 49 — 64. Второй контрольный разряд это четность значений разрядов 33 — 64. Для выполнения этой операции потребуется пять ярусов при реализации блока на двухвходовых элементах типа ИСКЛЮЧАЮЩЕЕ

ИЛИ, т.е. задержка составляет примерно

50 нс (для ИМС К531ЛП5).

В это время в блоке 7 происходит выработка 16 промежуточных значений из 64 информационных разрядов. Первые разряды со всех четырех модулей складываются по

?0 четности в формирователе 47 четности (фиг. 10) . В формирователе 48 четности складываются вторые информационные разряды из каждого модуля и т д., в формирователе 62 четности — 16-е информацион- д ные разряды. При реализации на двухвходовых ИМС типа К531ЛП5 требуется два яруса, т.е. задержка составляет около 20 нс.

Полученные в блоке 7 16 промежуточных разрядов поступают в блок 10, который в режиме генерации контрольных разрядов име- 30 ет задержку 40 нс. Поэтому контрольные разряды поступают»a входы 11 второй и

l2 третьей групп накопителя 1. Это означает, что сигнал обращения, поступивший по входу 4, должен быть увеличен на время задержки в блоках 6, 7 и 10. Таким об- Ç5 разом, сигнал обращения в режиме записи должен иметь длительность, превосходящую время срабатывания в блоках 6, 7, 10 и l.

Режим считывания.

По адресным шинам поступают коды адресов чисел, которые должны быть считаны в данном цикле считывания. На шине 3 устанавливается потенциал разрешения читывания, например, «Лог. 1». На шину 4 поступает сигнал обращения, например, «Лог. О». 45

Спустя время, необходимое для выборки информации из накопителя 1, код считанного числа появляется на выходах 14 первой группы накопителя и поступает на входы блока 15 коррекции ошибок формирователей

8 и 9 сигналов четности. Одновременно значения контрольных разрядов с выходов 22 второй и 25 третьей групп поступают на соответствующие входы блоков 18 и 21 сравнения. Блок 8 имеет реализацию, аналогичную блоку 6 и, следовательно, имеет задержку около 50 нс. В блоке 18 сравнения происходит поразрядное сравнение со значениями соответствующих контрольных разрядов, поступающих с выходов 25 накопителя 1. Блок 9 и блок 23 работают аналогично блокам 7 и 10, вследствие чего на выходе через 60 нс получают значения шести контрольных разрядов, которые поступают на один из входов блока 2! сравнения, на другие входы поступают значения контрольных разрядов с выходов 22 накопителя 1.

В блоке 21 также происходит неразрядное сравнение поступающих кодов. Реализация блоков 18 и 21 представлена на фиг. 9 и 13 соответственно, шестиразрядный код синдрома ошибки поступает на дешифратор

19, реализация которого представлена на фиг. 14. Дешифратор 19 вырабатывает адрес одноразрядной ошибки (на одном из 16 выходов появляется сигнал признака ошибки), которая корректируется, либо вырабатывается признак многократной ошибки (из числа тех, которые обнаруживак>тся), который поступает на выход 20 устройства. Задержка в дешифраторе 19 может достигать

40 нс. Таким образом, через 110 нс (10«ле считывания информационных и контрольных разрядов на входах коммутатора 17 появляется адрес одноразрядной ошибки с выхода дешифратора 19 и результат сравнения контрольных разрядов с выхода блока 18. В этот момент может быть подан стробирующий сигнал на вход 26 устройства. В случае возникновения многократной ошибки сигнал на вход 26 может не подаваться, если внешнее устройство анализирует сигналы с выхода 20. С помощью коммутатора 17 обеспечивается коммутирование значения одного из 16 разрядов в тот 16-разрядный модуль, в котором происходит ошибка (номер модуля в двоичном коде поступает из блока 18). В качестве коммутатора 17 может быть использована группа мультиплексоров, в качестве которых можно использовать дешифратор. Управляющие входы подключаются следующим образом: один управляющий вход всех дешифраторов объединяется и составляет управляющий вход 26. Другой управляющий вход каждого из дешифратора (их всего 6) подключается к соответствующему выходу дешифратора 19.

Информационные входы коммутатора подключаются к выходу блока 18. После задержки в коммутаторе 17 сигнал одноразрядной ошибки поступает в блок коррекции ошибок, который, может быть реализован на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ.

Вследствие этого значение ошибочного разряда инвертируется. что и обеспечивает поступление на выходы 16 исправленного числа. Общая задержка до выдачи исправленного числа без учета времени считывания из накопителя 1 составляет около 140 нс при реализации на указанных элементах.

В ряде случаев целесообразно выходы блока 18 через элемент ИЛИ подать на выход (например. в составе группы выходов

20), что позволяет быстрее индицировать о

1272358 возникновении нечегHB!x ошибок и, кромс того, повысить 06HBpóæHB;Iþvtól0 способность.

Следует лишь добавить, что вход 26 >10жет быть постоянно <подключен к разрешаюгцему потенциалу и снимать исправлен5 ную информацию можно примерно через

150 нс после ее появления на выходе накопителя 1.

Остановимся на отличиях, которые имеются во втором и третьем <зариантах уст- )С ройства.

Во втором варианте вместо одного блока контроля использована совокупность таких блоков — это узлы 27 и 28. Они содержат по четыре блока контроля типа

К555ВЖ!. Каждый из этих блоков предназначен для обработки своей 16-разрядной группы информационных разрядов. Кроме того, блок 7 и узел 27 включены в другой последовательности, чем блоки 7 и 10, аналогично блок 9 и узел 28. Это позволяет уменыпить аппаратурные затраты, не повышает стоимость, поскольку блоки контроля являются дорогостоящими микросхемами.

В третьем варианте кодирую<цая часть не изменена по сравнению с первым вариантом. Декодируюгцая часть имеет существен- 25 ные изменения KBK в составе аппаратуры, так и принципе декоди >0133ННН.

Остановимся на режиме считывaíèÿ 00лее подрооно.

На адресные входы 2 поступает код адреса числа, подлежагцего считыванию в дан30 ном цикле. На входе 3 устанавливается потенциал считывания, например, «Лог. 1».

На вход 4 поступает сигнал обращения. Спустя время, необходимое для выборки информации из накопителя 1, знагения информационных и контрольных разрядов пост;— пают на соответствующие блоки. Блоки 8, 9 и !8 работают аналогич<о блокам 8, 9 и 18 первого варианта устройства. Следователшю, через 60 нс на выходе блока 18 появляется двоичный двухразрядный код модул» (од- 4() ного из четырех), в когором произошла ошибка. В дешифраторс 19 двоичный код дешифрируется и на одном из четырех его вь<ходов появляется сигнал, указывающий модуль, в котором произошла нечетная ошибка.

По существу. если коммут>гор 17 реализо- 45 вать на ИМС типа К531КП11. то эти сигналы необходимо подать на вход соответствующей группы, пропускающей 6 разрядoli.

Информационные выходы 14 могут быть поданы на входы коммутатора этого типа (выводы 3, 6, 10, 13) . Задерж к<1 в блоке 9. как уже указывалось, равна ?0 пс. Г1оэтому через 20 нс необходимо по IBTI сип:ал разрешения на вход 30 устройс"гва и ко i 10 на BxO;I, 24 (BBIIHcb в ИМС К555КВ1, с>лик 23).

Через 20 нс !6-разрядный код ггоступа T на входы D ИМС К555ВЖ! (блок 23), который записывается в блок 23. Через 60 гс п<>еле подачи сип<ала на вход 30 с го 1<еобходимо снять (этс> приведет к установке выходных разрядов в режим «Три состояния», и, кроме того, необходимо на вход 24 lioдать код 01 (выдача исправленной информации) . В ряде случаев предварительно можно установить код 1 (выдача флагов ошибок) и затем, проанализировав состояние выходов флагов (однократная или многократная ошибка), подать на вход 24 код 01 н строб сигнала на вход 26. Таким обра--ом, через 85 — 90 нс после подачи сигнала

>га вход 30 скорректированная информация поступает на соответствук>щие входы коммутатора 17, например, на одноименные вхо;l»i i руины Л (2, 5, 11 и 14) коммутатора 17. В это время необходимо подать сигнал 26, например гга входы 15 всех ИМС типа К531КП11, «Лог О». Через 20 нс информация появляется на выходе. Следоватс Ibíî, после появления информации на выходе накопителя 1 необходимо после 135 нс произвести считывание информации с вы;одов 16.

Фор.<1гг.г а ггзоо ретенгг. I

1. Запоминаюгцее устройство с самоконтролем, содержащ е накопитель, первый и второй сзггоки контроля, причем входы первой группы накопителя являются информационlI:>I.>iH I3X0It3MH , IIll:->I накопителя соединены с выходами первого блока конт золя, управляющие входы первого и второго блоков контроля являются управляющими входами первой и второй групп соответственно, входы четвертой групvl I, первый и з горой входы накопителя являются соответственно адресными входами, первым и взорым управляющими Входами устройства, от>гича>ошеес:г тем, что. с целью расширения области применения устройства за счет обеспечения его работы с большей разрядностью, оно содержит формирователи сип<ало 3 четности, блоки сравнения, дешифратор, коммутатор, блок коррекции ошибок, причем входы первого и второго формирователей сигналов четности соедиHåны с входами первой группы накопителя, входы третьей группы которого подключены к выходам первого формирователя сигналов гетности, выходь; второго формирователя curiià loB четности соединены с информационныMH входами первсго блока контроля, вы оды первой группы накопителя соединены с входами третьего и <етвертого формирователей сигналов четности и входами первой группы блока коррекции ошибок. выходы которого я<зляготся иг .формационными выходами

3cTpotIcI.i3a, входы второй группы блока коррекции огцибок подключсны к выходам коммутатора, инфор."1ационные входы первой и второй групп которог0 соединены соответственно с выходами первого олока сраг>нения и первой группы дешифратора, выходы вто1272358 рой группы которого являются контрольными выходами устройства, управляющий вход коммутатора является третьим управляющим входом устройства, входы дешифратора соединены с выходами второго блока сравнения, входы первой и второй групп которого соединены соответственно с выходами второй группы накопителя и второго блока контроля, информационные входы которого подключены к выходам четвертого формирователя сигналов четности, входы первой и второй групп 10 первого блока сравнения соединены соответственно с выходами третьей группы накопителя и третьего формирователя сигналов четности.

2. Запоминающее устройство с самоконтролем, содержащее накопитель, первый и вто- 1 рой блоки контроля, причем входы первой группы накопителя соединены с информационными входами первого блока контроля и являются информационными входами устройства, выходы первой группы накопителя соединены с информационными входами второго узла контроля, управляющие входы первого и второго узлов контроля являются соответственно управляющими входами первой и второй групп, входы четвертой группы, первый и второй входы накопителя являются 25 соответственно адресными входами, первым и вторым управляющими входами устройства, отличающееся тем, что, с целью расширения области применения устройства за счет обеспечения его работы с большей разрядностью, оно содержит формирователи сигналов четности, блок коррекции ошибок, блоки сравнения, дешифратор, коммутатор, причем выходы первого и второго формирователей сигналов четности соединены соответственно с входами второй и третьей групп накопителя, входы первого формирователя сигналов четности подключены к входам первой группы накопителя, входы второго формирователя сигналов четности соединены с выходами первого узла контроля, выходы блока коррекции ошибок являются информацион- 4р ными выходами устройства, входы первой и второй групп блока коррекции ошибок соединены соответственно с выходами первой группы накопителя и коммутатора, информационные входы первой и второй групп которого соединены соответственно с выхода- 4 ми первого блока сравнения и первой группы дешифратора, выходы второй группы которого являются. контрольными выходами устройства, управляющий вход коммутатора является третьим управляющим входом устройства, входы дешифратора соединены с выходами второго блока сравнения, входы первой и второй группы которого подключены соответственно к выходам третьей группы накопителя и четвертого формирователя сигналов четности, входы которого соединены с выходами второго узла контроля, входы первой и второй групп первого блока сравнения соединены соответственно с выходами второй группы накопитсля и третьего формирователя сигналов четности. входы которого подключены к выходам первой группы накопителя.

3. Запоминающее устройство с самоконтролем, содержащее накопитель, первый и второй блоки контроля, причем входы первой группы накопителя являются информационными входами устройства, входы второй группы накопителя соединены с выходами первого блока контроля, информационные входы первой группы второго блока контроля подключены к выходам второй группы накопителя. управляющие входы первого и второго блоков контроля являются соответственно управляющими входами первой и второй групп устройства, выходы первой группы второго блока контроля являются контрольными выходами устройства, входы четвертой гр ппы, первый и второй входы накопителя являются соответственно адресными входами, первым и вторым управляющими входами устройства, отличаю цееся тем, что, с целью расширения области применения устройства за счет обеспечения его работы с большей разрядностью, оно содержит формирователи сигналов четности, блок сравнения, дешифратор, коммутаторы, причем входы первой и второй групп первого коммутатора соединены соответственно с выходами первой группы накопителя и входами — выходами первой группы второго коммутатора, входы второй группы которого соединены с выходами четвертого формирователя сигналов четности, входы которого подключены к входам третьего формирователя сигналов четности и к выходам первой группы накопителя, информационные входы — выходы второй группы второго блока контроля соединены с входами- — выходами первой группы второго коммутатора, входы первого и второго формирователей сигналов четности соединены с входами первой группы накопителя, выходы первого и второго формирователей сигналов четности подключены соответственно к входам третьей группы накопителя и к информационным входам первого блока контроля, входы первой и второй групп блока сравнения соединены соответственно с выходами третьей группы накопителя и третьего формирователя сигналов четности. управляющие входы первого и второго коммутаторов являются соответственно третьими и четве11тыми управляющими входами устройства, входы третььей группы первого коммутатора соединены с выходами дешифратора, входы которого подключены к выходам блока сравнения, выходы первого коммутатора являются информационными выходами устройства.!

272358! 272358 Рог,5 кО = ЮО В,Р2 Ю 53 9 ЮФ ® Юб Ю D8 9 Ю1Р S 312 ®D14®515

К = D0 ЕЗ1$D5 ®D6 ОЮ7 Âß1ÎÂ Ï11 В Ю12 ЕЫВЮа

К2 = 30 Sj91 O+ D2 & D4 Э ЮГ О+ Ю8 Э 39 О+ 312 О+315O+ Dif

КЛ = 31 О+ DZ O+ 35 Э 35 937 О+ЯР З 311 О+ 313 ЭЮ1ФО+ 315

h р = 34- О+ 55 Э Юб О+ D 7 В 3 12 О+ D Q ® 3 14. Э Я 15

К = 38 O+ 39 Э.Р10 8 311 ® 312 ® ЮУ Ю Я1Ф S Ю 15 Рог. 7

1272358

&v бпаки8(аналогич н бло уБ) контр. разр.

14 2Я

0m dna 1, шиньон 25(Ц иг 1), ц ииы 22 (риг.z). Риг.g Ð Разр Ф

1-й разряд — 3» тр. разрИ тр. разряд

16-а разря

OHmP, РаЗР.

РН77Р. @tlap.

От блана Л (айаг. 1)

Om &о а 9(риг.z)

Щс Я. 7.7

Ин рсрмационные раааИа д1

5) Ры2.8

Инрсриационн « разряды (шии 7 5)

1 — БФ

Диг.70

Инц) О ийцмонН азр Ды (шины ) контр. рияд

К pëÎÊÖ1 шшц7 12Риг.1д щипни if рог.2) К &ояу

17(уц2. 1 Я), 19(pet,5) .М (щаг.7), z>(@z.2) каи пр. разр. 0

=з

8.

-з ф

1272358

НаЗ пав

1272358

O() !5(16) pa ÇÿÄö &ма 15 (щиг. Я) Щ р. Я5

ЗНИИ1!И !аиаз 6342 49 иоаж 54;! !1о,ии оное

Филиал ППП «Г!атеич», г. Ужгород,, ул. Проегтная, 4