Запоминающее устройство с самоконтролем

 

Изобретение относится к вьтчислительной технике, в частности к эапо .мннающим устройствам, и может быть использовано в факсимильной технике связи. Целью изобретения является увеличение информационной емкости устройства. Устройство содержит первый блок памяти, два формирователя импульсов, два триггера, первый регистр числа, первыйрегистр адреса, первый дешифратор адреса, три блока сравнения, первый счетчик импульсов, два распределителя импульсов, две группы регистров адресов неисправных ячеек, две группы элементов И, смесь элементов И, три элемента ИЛИ, а также вновь введенные второй блок памяти , второй регистр адреса, второй дешифратор ддреса, группы элементов И с .третьейпо седьмую, второй счет .чик импульсов, третью и четвертую группы регистров адресов неисправных ячеек, четвертый и пятый блоки сравнения , третий и четвертый распределители импульсов, третий формирователь импульсов, группу элементов ШШ, элементы И с восьмого по двенадцатый и элементы ИЛИ с четвертого по седьмой . Увеличение информационной ем-кости устройства достигается аа счет того, что при отказе ячейки в первом блоке памяти информация записыс вается на второй блок памяти. Контроль состояния ячеек блоков памяти выполняется путем сравнения записанс ной и считанной информации. Обеспечено неоднократное повторное обращение к отказавшей ячейке в обоих блоках памяти для устранения случайного сбоя вследствие влияния помехи и ю Ф ю ел выявления действительно дефектной ячейки памяти. Число повторных обращений к блокам памяти ограничено переполнением счетчиков импульсов. « 4 ил.

СООЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (5D 4 G 11 C 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3866886/24-24 (22) 06, 03. 85 (46) 07. 10.86. Бюл. М 37 (72) В.Н.Бессмертный и Г.З.Белюх (53) 681.327(088.8) (56) Авторское свидетельство СССР

У 963106, кл. G 11 С 29/00, l981.

Авторское свидетельство СССР . р 10405256 кл. G 11 C 29/00, 1982. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в факсимильной технике связи, Целью изобретения является увеличение информационной емкости устройства. Устройство содержит первый блок памяти, два формирователя импульсов, два триггера, первый регистр числа, первыи регистр адреса, первый дешифратор адреса, три блока сравнения, первый счетчик импульсов, два распределителя импульсов, две группы регистров адресов неисправных ячеек, две группы элементов И, смесь элементов И, три элемента ИЛИ, а так- же вновь введенные второй блок памя ти, второй регистр адреса, второй дешифратор адреса, группы элементов

И с третьей по седьмую, второй счетчик импульсов, третью и четвертую группы регистров адресов неисправных ячеек, четвертый и пятый блоки сравнения, третий и четвертый распределители импульсов, третий формирователь импульсов, группу элементов ИЛИ, элементы И с восьмого по двенадцатый и элементы ИЛИ с четвертого по седьмой. Увеличение информационной ем-. кости устройства достигается за счет того, что при отказе ячейки в первом блоке памяти информация записывается на второй блок памяти. Контроль состояния ячеек блоков памяти выполняется путем сравнения записанной и считанной информаций. Обеепече- С но неоднократное повторное обращение к отказавшей ячейке в обоих блоках памяти для . странения случайного

hssaL сбоя вследствие влияния помехи и Ю выявления действительно дефектной ® ячейки памяти. Число повторных обращений к блокам памяти ограничено переполнением счетчиков импульсов, 4 ил. 3

Сп

1262575

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в факсимильной технике свяэив

Целью изобретения является увеличение информационной емкости устройства.

На фиг ..I -4 представлена функциональ.ная схема предложеного устройства .

Устройство содержит элементы И 1-5 с первого по пятый, первый 6 и второй 7 элементы ИЛИ, первый 8 и второй

9 триггеры, первый Формирователь 10 импульсов, регистр 11 числа, первый регистр 12 адреса, первый дешифратор

13 адреса и первый блок 14 сравнения и имеет информационные входы 15.

Устройство содержит также nepsbN блок 16 памяти, первый счетчик 17 импульсов, шестой элемент И 18, третий элемент ИЛИ 19, первую 20 и вторую 21 группы элементов И, первую 22 и вторую 23 группы регистров адресов неисправных ячеек,-второй 24 и третий 25 блоки сравнения, седьмой элемент И 26, первый 27 и второй 28 распределители импульсов, второй блок 29 памяти, второй регистр 3О адреса, второй дешифратор 31 адреса„ элементы И 32-37 с восьмого по че. тырнадцатый, четвертый. элемент ИЛИ

38, группу элементов ИЛИ 39, пятый

40 н шестой 41 элементы ИЛИ, второй .счетчик 42 импульсов, группы элементов И 43-47 с третьей по седьмую, третью 48 и четвертую 49 группы регистров адресов неисправных ячеек, четвертый 50 и пятый 51 блоки сравнения, третий 52 и четвертый 53 распределители ийпульсов, элементы И 54-57 с пятнадцатого по восемнадцатый, второй

58 и третий 59 формирователи импульсов, седьмой элемент ИЛИ 60 и девят" иадцатый элемент И 61.

Иа схеме обозначены также вход 62 установки. в исходное, состояние, уп-. равляющий вход 63, тактовый вход 64: и.выходы 65 устройства.

Информационные емкости блоков, 16 а 29 равны..

Устройство..работает следующим образом. В исходном состоянии триггеры 8 и 9 установлены в нулевое состояние импульсом по входу 62, этим же снгналои в исходное состояние устанавливаются регистры 1,2 и 30 и дешифраторы 13 и 31, а, также распредели-

20 тели 27, 28, 52 и 53 н регистры 22, 23, 48 и 49.

Регистр 12 и дешифратор 13 выбирают адрес исходных ячеек блока 16 а регистр 30 и дешифратор 31 выбирают адрес исходных ячеек блока 29, В регистр 11 введена исходная информация для записи в блок 16, На вход

63 поступает импульс входной частоты, который проходит через элемент И 1 на счетный вход триггера 8 и через элементы И 3 и ИЛИ 19 на управляющий вход блока 16, записывая в него информацию с выходов регистра 11. Спад первого входного импульса переводит триггер 8 в единичное состояние. От.сутствие сигнала на управляющем входе блока 16 при наличии выбранных адресов в,регистре 12 и дешифраторе 13 соответствует режиму выдачи информации из блока 16.

Информация с блока 16 поступает на входы блока 14 через элементы

И 43 и.ИЛИ 39, где она сравнивается с информацией, поступающей с выходов регистра 11, и в случае их совпадения с выхода блока .14 на элемент И 1 поступает потенциал, разрешающий прохождение второго нмнульса входной частоты с входа 63.

Второй импульс входной частоты поступает на счетный вход триггера 8, через элеиент И 2 на вход формирователя 10 и через элемент ИЛИ 6 на

35 вход регистра 12.. Спад этого импульса изменяет состояние регистра 12,. выбирая тем самым, следующий адрес блока 16, запускает формирователь 1О, сбрасывая регистр 11, и переводит

4р триггер 8 в нулевое состояние. Затеи в регистр 11 вводится новая информация для записи в блок 16.

Далее работа устройства проходит по описанному алгоритму.

45 . В случае разового отказа ячейки в блоке 16 инфориация на входах блока, 14 не совпадает и на его выходе от» сутствует разрешающий потенциал, вследствие чего очередной импульс с

5р входа 63 не проходит на вход триггера 8. Отсутствие сигнала на выходе блока 14 позволяет импульсаи .с входа

63 пройти через элементы И 18 и ИЛИ

19 на управляющий вход блока 16 и у, повторить запись информации с регистра 11 в блок 16.

Такое повторение обращения к отказавшей ячейке позволяет устранить

1262575 сбой в блоке 16, который наступил вследствие влияния помехи в момент сигнала на управляющий вход блока 16.

Количество импульсов повторного

/ обращения к отказавшей ячейке блока

16 фиксируется счетчиком 17, пере полнение которого вызывает íà его выходе запрещающий сигнал для элемента И 18, при этом обращение к блоку через элемент И 3 прекращается, но1О разрешается прохождение импульсов тактовой астоты с входа 64, которые поступают на управляющий вход блока 29, записывая в него информацию с регистра 11. 5

-Одновременно сигнал с. выхода счетчика,17 поступает на разрешающие входы элементов И 20 и 21, записывая .:в регистры 22 и 23 адрес неисправной ячейки блока 16. Неисправность ячейки блока памяти может характеризоваться также выходом из строя ключей (не показан), подключающих ячейку памяти к выходу. блока памяти и входящих в состав микросхем, на которых 5 построен:блок памяти. Количество импульсов обращения к блоку 29 фиксируется счетчиком 42.

Сигнал переполнения счетчика 17 через. элемент ИЛИ 41 закрывает элементы

И 43 и открывает элементы И 44, к которым подводится информация с выхода блока 29 для контроля правиль- ности записи информации в него, посредством сравнения в блоке 14 инфор- 35 мации на выходе блока 29 и информации на выходе регистра !1.

Если запись информации в блок 29 прошла без сбоев,.то на выходе бло» ка 14 появляется сигнал, который 40 через элемент И 4 и элемент ИЛИ 7 поступает на элемент H 1 в качестве разрешающего дпя прохождения импульса смены адреса в блоке 16 через элементы И 2 или ИЛИ 6 и в блоке 29 через элементы И 32 и ИЛИ 38, одновременно импульсы с выхода элемента

И 32 через формирователь 58 устанавливают в исходное состояние счетчики 17 и 42, а спад импульса с вы- 5о хода элемента И 2 через формирователь

10 сбрасывает регистр 11.

При установке счетчика 17 в исходное состояние исчезновение сигнала переполнения счетчика 17 через эле- 55 . мент HJIH. 40 воздействует на распределитель 28, с помощью которого выбирается.очередной регистр из регистр. ров 23. Дешифратор 13 или.нн. т си- е состояние под воздействием снп лла с выхода элемента И 55, который фиксирует момент переполнения регистра

t2 и тем самым выбирает новую группу ячеек памяти блока 16.

Распределитель 27 выбирает новый регистр в группе регистров 22 сигналом с выхода элемента И 32, кото- . рый проходит через элемент И 37 в момент фиксации переполнения регистра 12.

Далее работа устройства проходит . по описанному алгоритму при обращении к блоку 16 памяти.

Если запись информации в блок 29 происходит со сбоями и появляется сигнал переполнения счетчика 42,то . этот сигнал поступает на элементы

И 46 и 47, через которые в соот-. . ветствующие из регистров 48 и 49 записывается адрес неисправной ячей- . . ки блока 29, спад этого сигнала через элемент И 3 воздействует на регистр

30, выбирая очередную ячейку блока

29, и через элемент ИЛИ 60 воздействует на распределитель 52, выбирая новый регистр в группе регистров 48 дпя записи адреса ячейки блока 29, если она окажется неисправной. Обра щение. к блоку 29.продолжается до момента записи информации в него без сбоя.

Если при записи информации в блок

29 все ячейки перебраны, ro появляется сигнал на выходе дешифратора 31, .который воспринимается как сигнал отказа, указывающий на то, что сохранить рабочий обьем памяти блока 16 за счет ячеек блока 29 невозможно, и блоки 16 и 29 памяти следует ремонтировать или заменить на другие.

При ремонте: блока 16 отключается от входа 64 источник тактовых импульсов, при заполнении счетчика 17 снимается разрешение с соответствующего элемента И 18 и устройство остается в режиме проверки записанной информации, а.индикаторы (не показаны) регистров 12 и дешифратора 13 указывают координаты неисправной ячейки.

Выбор последнего адреса ячейки блока 16 при записи информации в него фиксируется элементом И 56 ° при этом на его выходе появляется сигнал, который по спаду запускает формирователь 59, импульс с выхода которого сбрасывает распределители 27, 28, 52

2 17!

40

Формула, изобретения

Запоминающее устройство с самоконтролем, содержащее первый блок

5 !26 и 53, - регистры 12 и 30 и дешифраторы

13 и 31, а также переводит триггер 9 в единичное состояние, что соответствует режиму считывания информации из блока 16.

И режиме считывания импульсы с входа 63 через элементы И 5 и ИЛИ 6 поступают в регистр 12 для смены .адреса ячеек блока 16. При совпадении очередного адреса ячейки блока 1

i6 с адресом, который записан в одном из регистров 22 и 23, блоки 24 и 25 вырабатывают сигналы, которые через элементы И 26 и ИЛИ 41 закрывают элементы И 43 и открывают элементы И 44, через которые с выхода блока 29 снимаешься записанная в него информацйя, которая далее через элемент ИЛИ 39 и элементы И 45 поступает на выходы 65 устройства, так как элементы И 45 открыты сигналами с выхода триггера 9 и элемента И 35.

Если запись информации в блок

29 проходила со сбоем и адрес неисправной ячейки, занесенный в регистры2

48 и 49, совпадает с выбранным адресом ячеек блока 16, то блоки 50 и

51 вырабатывают сигналы, которые через элемент И 35 закрывают элементы

И 45, отключая выходы 65 устройства. 3

При этом сигнал с выхода элемента

И 26 поступает на элемент И 33 в качестве разрешающего для прохождения импульсов смены адреса в регистре 30 одновременно со сменой адреса в регистре .12, а сигнал с выхода элемен.та И 35 поступает на элемент И 61 в качестве разрешающего для импульса- с выхода элемента ИЛИ 6, который через элемент ИЛИ 60 воздействует йа распределитель 52 и выбирает следующий регистр в группе регистров 48.

Окончание режима считывания опI ределяется сигналом на выходе фор- 4 мирователя 59, который сбрасывает регистры 12 и 13,. дешифраторы 13 .и .31 и через открытый элемент И 51 регистры 22, 23, 48 и.49, спад сигнала на выходе формирователя 59 .возвращает триггер 9 в нулевое состояние, переводя устройство вновь

s режим записи информации. памяти, первый регистр «лреса, первый дешифратор адреса, регистр числ,. первый и второй Формирователи импульсов, триггеры, первый счетчик импульсов, блоки сравнения, группы регистров адресов неисправных ячеек, распределители импульсов, элементы

И, элементы ИЛИ и группы элементов

И, причем выход первого элемента И соединен с первыми входами второго и третьего его элементов И и счетным входом первого триггера, единичный выход которого подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с входом первого формирователя импульсов и первым входом первого элемента ИЛИ, выход которого подключен к входу первого регистра адреса, а второй вход — к выходу пятого элемента И, первый вход которого соединен с единичным выходом второго триггера, нулевой выход которого подключен к первому входу первого элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого подключен к нулевому выходу первого триггера и второму входу третьего элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого подключен к управляющему входу первого блока памяти, первый вход шестого элемента И соединен с едияичным выходом первого триггера, выход первого блока сравнения подключен к вторым входам четвертого и шестого элементов И, выходы которых соединены соответственно с вторым входом второго элемента ИЛИ и с вторым входом третьего элемента ИЛИ и счетным входом первого счетчика импульсов, выход которого подключен к третьему входу шестого элемента И и первым входам элементов И первой и второй групп, выходы первого дешифратора адреса соединены с одними из входов второго блока сравнения, вторыми входами элементов И первой группы и одними из адресных входов первого блока памяти, другие адресные входы которого подключены к вы) ходам первого регистра адреса, вторым входам элементов И второй группы и одним из входов третьего блока сравнения, выходы элементов И первой и второй групп соединень1 соответствен1262575 но с одними из нходов регистров апресов неисправных ячеек первой и второй групп, выходы которых подключены соответственно к другим входам второго и третьего блоков сравнения, ныходы которых соединены с входами седьмого элемента И, выход первого формирователя импульсон подключен к первому установочному входу первого счетчика импульсов и одному из входов регист- 10 ра числа; выходы которого соединены одними из входов первого блока, сраннения и числовыми входами первого блока памяти, другие входы регистра числа являются информацион- 15 ными входами устройства, второй вход пятого элемента И, третьи входы первого и шестого элементов И являются управлякщим входом устройства, о тл и ч а:o щ е е с я тем, что, с це- 20 лью увеличения информационной емкости устройства, в него введены второи, блок памяти, второй регистр адреса, второй дешифратор адреса, второй счетчик импульсов, третий формирона- 25 тель импульсон, третья и чертвертая группы регистров адресов неисправных ячеек, четвертый и пятый блоки сравнения, третий и четвертый распределители импульсов, группы элементов И 30 с третьей по седьмую, группа элементов ИЛИ, элементы И с восьмого по денятнадцатый и элементы ИЛИ с четI вертого по седьмой, причем первые входы пятого и седьмого элементов

ИЛИ, восьмого и десятого элементов

И соединены с выходом первого формирователя импульсов, второй вход восьмого элементв И подключен к выходу первого элемента И, а выход — 40 к входу второго формирователя импульсов, первому входу тринадцатого элемента И и первому входу четвертого элемента ИЛИ, второй вход которого соединен с выходом девятого элемента 45

И и вторым входом пятого элемента

ИЛИ, выход четвертого элемента ИЛИ подключен к входу второго регистра адреса, выходы которого соединены с входами пятнадцатого элемента И, первыми входами элементов И шестой группы, одними из входов третьего блока сравнения и одними ия адресных входов второго блока памяти, другие адресвые входы которого подключены к выходам второго дешифратора адреса, перным входам элементов И седьмой группы и одним из входов четвертого блока сравнения, выходы третbE .ãо и четвертого блоков сравнения соединены с входами одиннадцатого элемента

И, а другие входы — с выходами реристрон адресов неисправных ячеек третьей и четвертой групп соответственно, одни из входов которых подключены к выходам элементов И шестой и седьмой групп соответственно, вторые входы которых, первый вход седьмого элемента ИЛИ и третий вход четнертого элемента HJIH соединены с выходом второго счетчика импульсов, счетный вход которого подключен к выходу десятого элемента И и управляющему входу второго блока памяти, информационные входы которого соединены с выходами регистра числа, а выходы — с первыми входами элементов

И четвертой группы, выходы которых подключены н первым входам элементов

ИЛИ группы, вторые входы которых сое- динены с выходами элементов И третьей группы, первые входы которых подключены к выходам первого блока памяти, вторые входы элементов И третьей и четвертой групп соединены с выходом шестого элемента ИЛИ, второй вход которого и первый вход девятого элемента И подключены к выходу седьмого элемента И, выход пят-,, надцатого элемента И соединен с входом второго дешифратора адреса и первым входом двенадцатого элемента И, второй вход которого подключен к выходу первого элемента ИЛИ и первому входу девятнадцатого элемента И, выход которого соединен с вторым входом седьмого элемента ИЛИ ныход которого подключен к первому входу третьего распределителя импуль сов, выход двенадцатого элемента И соединен с первым входом четвертого распределителя импульсов, выходы третьего и четвертого распределителей импульсов подключены соответственно,к другим входам регистров адресов неисправных ячеек третьей и четвертой групп, выход одинадцатого элемента И соединен с втодь.м входом двенадцатого элемента И и первыми входами элементов И пятой группы, вторые входы которых подключены к выходам элементов KIH группы и другим входам первого блока сравнения, входы шестнадцатого элемента И соединены с выходами первого регистра

an1Ðeña> а выход подключен к входу

9 12б25 первого дешифратора адреса н второму входу .тринадцатого элемента И, вы.ход которого и выход пятого элемента

ИЛИ соединейы с первыми входами первого и второго распределителя импуль-. сов соответственно, входы семнадцатого элемента И подключены к выхо- . дам первого дешифратора адреса, а выход пбдключен к входу третьего формирователя импульсов, выход кото- 10 рого соединен с первым входом восемнадцатого элемента И и вторыми входами распределителей импульсон, выход нторого формирователя импульсов подключен к второму установоч- 3 ному входу первого счетчика импульсон и установочному входу нторого счетчика имгиульсов, выход восемнадцатого элемента И соединен со счетным входом второго триггера, управляющими входами второго регистра адреса, первыми установочными входами нторого дешифратора адреса и регистров адресов неисправных ячеек групп, вторые установочные входы которых, второй вход восемнадцатого элемента

И и третьи входы элементов И пятой группы подключены к единичному выходу второго триггера, установочные входы триггеров, первого регистра адреса и первого дешнфратора адреса, вторые установочные входи второго регистра адреса и второго дешифрато" ра адреса являются входом установки н исходное состояние устройства, тактоным входом и выходами которого является второй вхОд десятого элемента

И и выходы элементов И лятой группы.

1c1li> !7

1262575

1262575

Составитель Т. Зайцева

Редактор И. Николайчук Теехред ф.Кравчук Корректор M- 6ароши

Заказ 5436/51

Тираж 543

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 а

ВНИИПИ Государственного комитета СССР по делам изобретений и открьггий

113035, Москва, Ж-35, Раущская наб,, д. 4/5