Микропроцессор

 

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных управляющих микро-ЭВМ малого объема и высокой надежности. Цель изобретения - повьшение надежности функционирования микропроцессора за счет оперативного контроля его работы. Микропроцессор содержит, блок формирования адреса и признаков перехода, блок памяти микрокоманд, регистр микрокоманд, операционный блок, блок контроля и злемент И. 4 ил.

А1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСЫИХ

РЕСПУБЛИК (19) (11) (5)) 4 G 06 F 15/00, 11/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3946443/24-24 (22) 26.06.85 (46) 30.11.86. Бюл. Р 44 (72) Е.Я. Ваврук (53) 681.3(088.8) (56) Каган Б.M., Сташин В.В. Микро.процессоры в цифровых системах. М.:

Энергия, 1979.

Авторское свидетельство СССР

9 1012266, кл. G 06 F 15/00, 1981. (54) МИКРОПРОЦЕССОР (57) Изобретение относится к вычис- . лительной технике и может быть использовано при построении .специализированных управляюших микро-ЭВМ малого объема и высокой надежности.

Цель изобретения — повышение надежности функционирования микропроцессора за счет оперативного контроля

его работы. Микропроцессор содержит. блок формирования адреса и признаков перехода, блок памяти микрокоманд, регистр микрокоманд, операционный блок, блок контроля и элемент И.

4 ил.

1273939

35

Изобретение относится к вычислительной технике и может быть исполь— эовано при построении специализированных управляющих микро-3ВМ малого объема И высокой надежности.

Цель изобретения — повышение надежности функционирования микропроцессора путем оперативного контроля его работы.

На фиг. 1 приведена структурная схема микропроцессора; на фиг. 2 функциональная схема блока контроля; на фиг. 3 — пример выполнения блока формирования адреса и признаков перехода; на фиг. 4 — пример выполнения одной секции операционного блокаа

Микропроцессор (фиг.1) содержит блок 1 формирования адреса и признаков перехода, блок 2 памяти микрокоманд, регистр 3 микрокоманд, операционный блок 4, блок 5 контроля, элемент И 6, вход 7 данных микропроцессора, второй 8 и первый 9 управляющие входы, первый информационный вход 10, выход 11 признака перехода, выход 12 адреса микрокоманд блока формирования адреса и признаков перехода, входы кода операций

l3, управляющий 14 и переноса 15 о операционного блока, выход 16 переноса операционного блока, информационный вход 17 операционного блока.

Блок 5. контроля (фиг. "j содержит шифратор 18 кода операции, шифратор 19 адреса команды, элемент 20 задержки, элемент И 21, регистр 22, триггер 23, блок 24 памяти, схему

25 сравнения.

Блок 1 формирования адреса и признаков перехода (фиг. 3) выполнен в виде одной БИС (например, К 589 ИК 01) и содержит коммутатор

26 адреса микрокоманд, регистр 27 команд, коммутатор 28 состояний, регистр 29 адреса микрокоманд, формирователи 30 и 31 адреса микрокоманд °

Операционный блок 4 (фиг. 4) состоит из микропроцессорных секций, например, (К 589 ИК 02), каждая из которых содержит выходные регистры

32 и 33, регистр 34 данных, регистр

35 адреса, сумматор 36, мультиплексоры 37 и 38, регистровую сверхоперативную память 39, дешифратор 40 микроопераций.

Йа входы блока 1 (фиг. 3) поступают управляющие сигналы У 0-У 7 из блока 2 и сигналы КО-К7 с входа 7 данных. На вход 8 и далее на вход коммутатора 26 поступает сигнал загрузки микрокоманд (ЗМ) из регистра

3 через открытый элемент И 6. Кроме того, на вход коммутатора 26 с выхода регистра 29 поступают сигналы

М0-М7, сигналы Ф, С, Z с выхода коммутатора 28 и сигналы РКО†- PК3 с выхода регистра 27. Выход коммутатора

26 МАΠ— МА8 через регистр 29 и формирователи 30 и 31 соединен с выходом

12 блока 1 и адресным входом блока

2. Входы 13 и 14 блока 4 служат для передачи с регистра 3 кода микрооперации соответственно на входы дешифратора 40 и мультиплексора 38.

На вход 15 поступает сигнал переноса из блока 1, который затем передается в сумматор 36. Сигнал переноса с выхода переноса сумматора 36 поступает на выход 16. Вход 1 7 блока 4 используется для передачи данных с входа 7 микропроцессора через мультиплексор 37 и сумматор 36. Сумматор выполнен по классической схеме и имеет два многоразрядных входа, соединенных с выходами мультиплексоров 37 и 38, через которые передаются данные с входа 7, из регистров

39 СО ЗУ и регистра 34. Кроме того, с сумматора 36 информация поступает на регистр 35 адреса и через выходной регистр 33 — на адресные выходы.

На адресные входы блока 5 поступает адрес следующей команды. На шифраторе 19 адреса команды происходит расшифровка" адреса. На выходе шифратора 19 получают информацию не всегда, а при поступлении на его вход нужного адреса, в данном случае адресов, по которым выполня-. ются команды условных и безусловного переходов. При этом каждому входному адресу соответствует "свой" выходной адрес, количество которых ограничивается объемом блока 24 памяти. В последнем предварительно записаны адреса двух следующих переходов, которые поступают на вторую группу входов узла сравнения.

В процессе работы при сравнении одного иэ следующих адресов с одним из записанных в блок 24 памяти на выходе схемы 25 сравнения вырабатывается признак. На входы шифратора

1273939

18 кода операции поступает код опе— рации. При поступлении кода операции условных или безусловного пере— ходов на выходе шифратора 18 вырабатывается единичный уровень, с помо- 5 щью сигнала на первом входе элемен— та И 21 можно маскировать прохождение режима контроля.

Микропроцессор работает следующим образом. 0

Микрокоманды, управляющие работой микропроцессора на каждом такте, хранятся в блоке 2 памяти микрокоманд и считываются оттуда на регистр

3 микрокоманд. Адресная члсть микрокоманды, участвующая в формировании адреса следующей микрокоманды, поступает помимо регистра 3 через вход блока 1 микропрограммного управления на вход коммутатора 26 адреса 20 микрокоманд.

Формирование адреса следующей микрокоманды производится коммутатором 26 из семиразрядного входного кода УΠ— У6, адреса текущей микроко— манды MO-M8, поступающей с выхода регистра 29, и кода состояния триггеров коммутатора 28 (Ф, С, Z). Регистр 3 микрокоманд имеет несколько полей, коды которых задают режим ра- 30 боты блоков микропроцессора. Для управления блоком 4 используются коды первого и второго выходов регистра

3 микрокоманд, которые поступают соответственно на вход дешифратора 40 микроопераций и мультиплексора 38.

Код с третьего выхода регистра 3 микрокоманд управляет процессом обмена информацией между блоком 1 и блоком

4 (запись через вход переноса блока 40

1 в коммутатор 28 сигналов переноса из блока 4 и выдачу сигналов с выхода коммутатора 28 (выход 11) на вход 15 блока 4. Последний получает информацию с входа 7 микропроцессора 4 через мультиплексор 37 и производит ее обработку в сумматоре 36. Результаты с выхода регистра 32 выдаются на выход данных блока 4, а с выхода регистра 33 — на выход адреса блока

4. Для обращения к началу микропрограммы операции используется код КОК7, поступающий из внешней памяти команд на вход 7. При наличии в микрокоманде сигнала загрузки (ЗМ), поступающего с выхода 3 микрокоманд через открытый элемент И 6 на вход

8 блока 1, формирование адреса следующей микрокоманды производится только по коду операции.

По сигналу начального пуска на адресных выхоцах блока 4 устанавливается адрес первой операции программы, который поступает во внешнюю память, выход триггера 23 устанавливается в единичное состояние (сигналы не приведены), регистр 22 обнулен, а в блок 24 памяти записан адрес первой команды перехода.

Далее по сформированному адресу происходит считывание информации с внешней памяти и код операции формирует адрес следующей микрокоманды (при наличии сигнала ЗМ). При поступлении команды перехода на схеме 25 должно произойти сравнение адреса, по которому записана команда перехода, с одним из адресов, записанным в блоке 24 памяти. После считывания кода операции с внешней памяти на выходе шифратора 18 кода операции устанавливается единичный уро— вень, который записывается по задержанному на элементе 20 задержки в триггер 23 при наличии нулевого сигнала на входе установки в ноль триг— гера 23, т.е. на инверсном выходе триггера 23 находится нулевой уровень при поступлении команды перехода и несравнении адресов на схеме

25. Этот нулевой уровень блокирует дальнейшие выполнения программы: не разрешает прохождение сигнала ЗМ через элемент И 6 на вход блока 1. При наличии единичного сигнала на выходе схемы 25 сравнения в триггер 23 информация с информационного входа триггера не записывается. Одновременно адрес поступает на входы шифратора 19 и после "расшифровки" записывается по сигналу с выхода регистра 3 микрокоманд в регистр 22, т.е. на выходе блока 14 памяти устанавливается новая информация и на выходе схемы 25 сравнение — признак несравнение". Сигнал на шестом . выходе регистра 3 микрокоманд формируется в следующей после сигнала

ЗМ микрокоманде.

Формула изобретения

Микропроцессор, содержащий блок памяти микрокоманд, операционный блок, регистр микрокоманд, блок формирования адреса и признаков перехо% 12 да, выход адреса микрокоманд которого соединен с адресным входом блока памяти микрокоманд, выход признака перехода блока формирования адреса и признаков перехода соединен с входом переноса операционного блока, выход переноса которого соединен с первым информационным входом блока формирования адреса и признаков перехода, выход поля адреса микрокоманд блока памяти микрокоманд соединен с вторым информационным входом блока формирования адреса и признаков перехода, выход поля микрокоманд блока памяти микрокоманд соединен с информационным входом регистра микрокоманц, первый и второй выходы поля микроопераций регистра микрокоманд соединены соответственно с входом кода операций и управляющим входом операционного блока, первый выход поля синхронизации регистра микрокоманд соединен с первым управляющим входом блока формирования адреса и признаков перехода, информационный вход операционного блока подключен к входу данных микропроцессора, информационный выход операционного блока является выходом данных микропроцессора, о т л и ч а— ю шийся тем, что, с целью повышения надежности функционирования путем оперативного контроля его работы,. он содержит блок контроля и элемент И, выход которого соединен с вторым управляющим входом блока формирования адреса и признаков перехода, второй выход поля синхронизации регистра микрокоманд соединен с первым входом элемента И и входом синхронизации блока контроля, вход данных микропроцессора подключен к

73939 Ь третьему управляющему входу блока формирования адреса и признаков перехода и к первому информационыому входу блока контроля, выход которого соединен с вторым входом элемента И, первый и второй выходы поля управления контролем регистра микрокоманд соединены соответственно с первым и вторым разрешающими вхо10 дами блока контроля, второй информационный вход которого соединен с адресным выходом операционного блока, причем блок контроля содержит шифратор кода операции, шифратор адреса команды, регистр, блок па— мяти, схему сравнения, элемент И, элемент задержки и триггер, нулевой выход которого является выходом блока контроля, информационный вход

20 триггера соединен с выходом элемента И, первый вход которого является первым разрешающим входом блока контроля, а второй вход элемента И соединен с выходом шифратора кода опе25 рации, вход которого является первым информационным входом блока контроля, вход синхронизации которого через элемент задержки подключен к синхровходу триггера, вход установ30 ки в "0 которого соединен с выходом схемы сравнения, первый вход которой подключен к второму информационному входу блока контроля, второй информационный вход которого также подЗ5 ключен к входу шифратора адреса команды, выход которого соединен с информационным входом регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен

40 с вторым входом схемы сравнения, вход синхронизации регистра является вторым разрешающим входом блока контроля.

1273939

1273939

12

f1

lP 17

Составитель Д. Ванюхин

Редактор С. Лисина Техред П.Сердокова Корректор С. Шекмар

Закаэ 6478/47 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Проиэводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4