Автоматизированная система тестового контроля

 

Изобретение относится к универсальным системам контроля в области цифровой техники и может быть использовано для контроля сложных цифровых устройств типа блоков управления, синхронизаторов, памяти и т.п. В автоматизированной системе --тестового контроля (АСТЕК) возможно динамическое (т.е. в каждом наборе теста) изменение времени задержки опроса, что позволяет автоматически контролировать временные параметры исследуемых объектов. В частности возможен контроль такого класса цифровых устройств как синхронизаторы. Бозмол(яо также повторение любого участка теста заданное количество раз. Это позволяет значительно сократить длину тест-программы при контроле регулярных структур, например, типа блоков памяти. Обе эти особенности позволяют формировать и контролировать сложные временные диаграммы, т.е. осуществлять контроль не только потенциальных , но и импульсных сигналов. Необходимо отметить,. что изменение времени задержки опроса не нарушает естественного темпа обмена информацией между объектом контроля и АСТЕКом. Система содержит блок памяти команд, дешифратор адреса, блок синхронизации, элементы 2И-ИЛИ, 4И- ИЛИ, два селектора, счетчик адреса, блок обмена, блок сопряжения, регистр управления режимами, пять триггеров , четыре элемента ИЛИ, пять элементов И, регистр кода задержки, счетчик задержки, две схемы сравнения , буферный регистр, мультиплексор , счетчик циклов, два элемента запрета. 5 ил. -4 сд

СОЮЗ СОНЕТСНИХ

СОК4АЛИСТИЧЕСНИХ

РЕСПУБЛИН

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ.ЯУ (51) 4 G 06 Г 11/26

;=1 (2 I ) 3946155/24-24 (22) 28.08.85 (46) 23.12.86. Бюл. ¹ 47 (72) А.П.Ларичев, 10.А.Родин, 10.И.Адамский, Л.И.Букатая и Н.Н.Шорникова (53) 681.31(088.8) (56) Авторское свидетельство СССР № 888127, кл. С 06 F 11/16, 1980.

Авторское свидетельство СССР

¹- 1010602,,кл . С 06 В 23/02, 198!.

Авторское свидетельство СССР № 857890, кл. С О1 R 31/28, 1979. (54) АВТОМАТИЗИРОВАННАЯ СИСТЕМА ТЕСТОВОГО КОНТРОЛЯ (57) Изобретение относится к универсальным системам контроля в области цифровой техники и может быть использовано для контроля сложных цифровых устройств типа блоков управления, синхронизаторов, памяти и т.п. В автоматизированной системе - тестового контроля (АСТЕК) возможно динамическое (т.е. в каждом наборе теста) изменение времени задержки опроса, что позволяет автоматически контролировать временные параметры исследуемых объектов. В частности возможен конт- роль такого класса цифровых устройств как синхронизаторы. Возможно также повторение любого участка теста заданное количество раз. Это позволяет значительно сократить длину тест-программы при контроле регулярных структур, например, типа блоков памяти. Обе эти особенности позволяют формировать и контролировать сложные временные диаграммы, т.е. осуществлять контроль не только потепциальных, но и импульсных сигналов.

Необходимо отметить, что изменение времени задержки опроса не нарушает естественного темпа обмена информацией между объектом контроля и

АСТЕКом. Система содержит блок памяти команд, дешифратор адреса, блок синхронизации, элементы 2И-ИЛИ, 4ИИЛИ, два селектора, счетчик адреса, блок обмена, блок сопряжения, регистр управления режимами, пять триггеров, четыре элемента ИЛИ, пять элементов И, регистр кода задержки, счетчик задержки, две схемы сравнения, буферный регистр, мультиплексор, счетчик циклов, два элемента запрета. 5 ил.

Изобретение относится к цифровой вычислительной технике, в частности к автоматизированным программно-управляемым системам контроля, и может быть использовано для контроля узлов и блоков ЦВМ и других устройств цифровой техники.

Цель изобретения — расширение функциональных возможностей за счет обеспечения зацикливания любого

Ю участка тест-программы заданное количество раз.

На фиг.1 приведена функциональная схема автоматизированной системы тестового контроля; на фиг.2 — блок сопряжения; на фиг.3 — блок синхронизации; на фиг.4 — блок обмена;на фиг.5временные диаграммы блока синхронизации.

Устройство содержит вычислительный комплекс 1, блок 2 сопряжения, дешифратор 3 адреса, блок 4 памяти команд, блок 5 синхронизации, элемент 4И-ИЛИ 6, регистр 7 управления режимами, первый селектор 8, счетчик 9 адреса, блок 10 обмена, первый

11, третьий 12, второй 13 и четвертый 14 элементы ИЛИ, третий 15, первык 16, второй 1?, четвертый 18 и пятый 19 элементы И, RS-триггер 20, первый JK-триггер 21, второй D-триггер 22, первый D-триггер 23. второй

SK-триггер ?4, регистр 25 кода задержки, счетчик 26 задержки, первая

27 и вторая 28 схемы сравнения, 6уферный регистр 29, мультиплексор 30, элемент 2И-ИЛИ 31, второй 32 и первый 33 элементы запрета, второй селектор 34, счетчик 35 циклов.

Блок 2 сопряжения содержит блок

36 согласующих делителей, резисторы

37 и 38, блок 39 входных согласующих усилителей, магистральные приемники

40, буферный усилитель 41, регистр

42 адреса, элемент И 43, формирователь 44 импульса из "единичного" перепада, формирователь 45 импульса из нулевого перепада, элемент ИЛИНЕ 46, элемент ИЛИ 47, блок 48 выход- 5 нЫх согласующих усилителей, элементы

НЕ 49, магистральные передатчики 50.

Блок синхронизации содержит генератор 51 прямоугольных импульсов, первый 52, второй 53 и третий 54 генераторы одиночного импульса, пер-. вый 55, второй 56, третий 57, четвертый 58 и пятый 59 элементы ИЛИ-НЕ, элемент НЕ 60, первый 61, второй 62

7 2 и третий 63 элементы И, первый 64, второй 65, третий 66, четвертый 67 и пятый 68 триггеры.

Блок обмена содержит блок 69 памяти теста, первый 70, второй 71, третий .72 и четвертый 73 элементы И, триггер 74, блоки 75 и 76 элементов

И, регистры 77 — 8)3 блоки 82 — 84 элементов ИЛИ, магистральные усилители 85 с тремя состояниями выхода, блок 86 сравнения, мультиплексор 87, Вычислительный комплекс 1 предназначен для ввода информации в блок 4 памяти команд и блок 69 памяти теста. а также для вывода информации иэ блока 10 обмена на экран дисплея, входящего в состав вычислительного комплекса. Внешняя магнитная память вычислительного комплекса используется для длительного хранения программ контроля. В качестве вычислительного комплекса используется стандартный вычислительный комплекс на базе микроЭВМ.

Блок 2 сопряжения (фиг.2) предназначен для электрического сопряжения вычислительного комплекса с соответствуюшими блоками автоматизированной системы контроля. Передача сигналов от блока 1 к блоку 2 осуществляется с помощью двунаправленной шины, состояшей из 16 линий "Ap;— рес-данные и линий интерфейсных сигналов: ВУ (внешние устройства), СИА (сигнал синхронизации активного устройства), сброс (установка нуля), ввод (сигнал сопровождения ввода информации в микроЭВМ), вывод (сигнал вывода информации на микроЭВМ), СИП (сигнал синхронизации пассивного устройства).

Линии "Адрес-данные" являются совмещенными, т.е, передача адреса и передача данных осуществляется по одним и тем же линиям связи с разделением во времени. В блоке 2 на входе каждой линии находится резистивный делитель 37 или 38, предназначенный для согласования входов блока 2 с волновым сопротивлением кабеля. Блок

39 входных согласующих усилителей выполнен на элементах 40 магистральные приемники), в качестве которых используются микросхемы 559ИП2 с малыми входными токами. Блок 41 буферных усилителей предназначен для умощнения сигнала. На входе блока используются микросхемы 533ЛН1, на

1278857

3 выходе — 530ЛЛ16, регистр 42 адреса предназначен для запоминания адреса абонента на время элементарного цикла обмена. Регистр 42 выполнен на микросхемах 533ТМ8 и 530ТМ8 При необходимости выходной сигнал регистра можно умощнить, пропустив его через магистральные усилители 530ЛА16. Элементы 43 — 46 предназначены для формирования сигналов записи и обнуле- fO ния регистра адреса и выполнены на микросхемах 533 серии. Сигналы "Ввод и "Вывод" собираются по ИЛИ на элементе 47 и предназначены для стробирования дешифратора 3. Двунаправлен- t5 ность блока 2 организована посредством блока 48, состоящего из микросхема 50 с открытым коллектором магистральных передатчиков (559 ИП1) и микросхем 49 — инверторов с триг- 20 гером Шмитта 533ТЛ2, используемых для повышения помехоустойчивости блока. На входе блока 48 использован блок 36 согласующих делителей, предназначенный для организации монтажного ИЛИ и согласования °

Дешифратор 3 применяют для дешифрации адреса абонента и формирования в соответствии с этим адресом сигналов записи информации в ОЗУ, чтения

30 информации ОЗУ и регистров блока 10 обмена информацией и ряда вспомогательных сигналов . Дешифратор 3 выполнен на микросхемах, 133ИДЗ, представляющих собой дешифратор 4 х 16

35 с входами стробирования.

Блок 4 памяти команд используют для хранения управляющих кодов. Для повышения быстродействия за счет ис- 40 ключения промежуточного дешифратора управляющие коды имеют позиционный принцип пострсения, т.е. определенным разрядам или группам разрядов

ОЗУ команд соответствует определенные команды. ОЗУ команд представляет собой ОЗУ статического типа, построенное на микросхемах 541РУ1. Схема включения стандартная.

Первая группа входов блока памяти команд предназначена для подачи данных с второй группы выходов блока

2 сопряжения. .Группа входов "Запись-чтение" предназначена для подачи сигналов

Запись-чтение с второй группы выходов дешифратора 3, группа адресных входов предназначена для подачи кода адреса со счетчика 9 адреса.

Блок 5 синхронизации (фиг.3) используют для формирования всей временной диаграммы обмена (фиг.5). Основу блока синхронизации составляет распределитель импульсов, выполненный на кольцевом сдвигаюшем регистре (триггеры 65 и 66). Генератор 52 одиночного импульса (ГОИ), триггер 64 и элемент И 61 предназначены для запуска распределителя в определенный момент времени и исключают появление на выходах распределителя "обрезанных" сигналов. Генератор 51 вырабатывает прямоугольные импульсы типа

"меандр". Остальные элементы схемы предназначены для выделения соответствующих импульсов распределителя.

Элемент 4И-ИЛИ 6 применяют для выдачи сигнала Останов" на первый вход синхронизатора. Его реализация очевидна из схемы.

Регистр 7 управления режимами предназначен для хранения кодов, соответствующих различным режимам работы. Он представляет собой обычный статический регистр и может быть реализован на микросхемах 533TN8, 530ТМ8, 533ТР2 и др.

Селектор 8 используют-,цля передачи в микроЭВМ вычислительного комплекса через блок 2 сопряжения кода, соответствующего состоянию счетчика адреса. Селектор 8 реализован на микросхемах с открытым коллектором, например, 53ЗЛЛ9, реализующих функцию И-НЕ. На первые входы микросхем подается код с выходов счетчика адреса. Вторые входы микросхем объединены, и на них подается сигнал с четвертого выхода дешифратора. Связь селектора 8 с блоком 2 сопряжения осуществляется посредством монтажного ИЛИ.

Счетчик 9 адреса применяют для адресации блока 4 памяти команд и блока 69 памяти теста. По записи он может работать как в параллельном коде, так и в счетном режиме. Он может быть реализован как с использованием дискретных триггеров (133112, l33TB1), так и с использованием микросхем средней степени интеграции

533ИЕ7 с воэможностью параллельной записи.

Блок 10 обмена фиг.4 предназначен для хранения тест-программы контроля, коммутации входов-выходов каналов обмена, хранения и выдачи на

1278857 объект контроля одного тестового набора, блокировки сбоев по любым заданным каналам обмена, защиты выходных магистральных усилителей от короткого замыкания на входе объекта 5 контроля, сравнения результатов контроля с эталонными кодами и их регистрации, выдачи в микроЭВМ вычислительного комплекса содержимого регистров, блока памяти теста и контрольных кодов. Блок 10 состоит из блока 69 памяти теста, регистров 77 блокировки, 78 теста, 79 коммутации, 80 защиты, 81 сбоев, блоков 75 и 76 элементов И, блока 85 магистральных усилителей с тремя состояниями, блока 86 сравнения, мультиплексора 87 и ряда вспомогательных элементов.

Блок 69 памяти теста реализован так, же, как и блок 4 памяти команд на микросхемах 541РУ1, Регистры 77-81 реализованы на микросхемах 533ТМ8 или 530ТМ8, блоки 75 и 76 элементов И вЂ” .на микросхемах 533ЛИ1, осуществляющих функцию И. Блок 85 магистральных усилителей реализован на микросхемах 530ЛА17 с тремя состояниями, блок 86 сравнения — на микросхемах типа 530ЛП5, мультиплексор 87 — на микросхемах типа . 533КП7, на выходе которых включены элементы с открытым коллектором для организации монтажного HJIH, Элемент ИЛИ 11 используют для формирования сигнала обнуления триггера

21, элемент ИЛИ 12 — для формирования сигнала +1 в счетчик 9 адреса.

Назначение элемента ИЛИ 13 — форми рование сигнала обнуления триггеров

22 и 23, а элемента ИЛИ 14 — формирование сигналов обнуления триггера

24 и счетчика 35 циклов.

Элемент И 15 предназначен для подачи импульсов счета от синхронизатора 5 на счетчик 26 задержки, И 16 для подачи импульса переключения от синхронизатора 5 на триггер 24, И 17для формирования сигнала обнуления триггера 24 и счетчика 35, И 18— дпя формирования синхроимпульса осциллографа и элемент И 19 — для подачи +1 в счетчик 35 циклон.

Триггер 20 применяют для запрета формирования сигнала "Останов" в начале первого набора в режиме Шаг", триггер 21 — для разрешения прохожде" ния счетных импульсов на вход счетчика ?6 задержки и запрета прохождения импульсов на вход распределителя через элемент 61, триггер 22 — для разрешения записи параллельного кода в счетчик 9 адреса и одновременно запрета +1 в счетчик 9 адреса по команде "Переход", триггер 23 — для разрешения записи параллельного кода в счетчик 9 адреса в режиме "Цикл", когда состояние счетчика 35 циклов не достигло заданного, триггер, 24 для управления записью параллельного кода и формирования +1 в счетчик 35 циклов

Регистр 25 кода задержки используют для хранения текущего значения кода, определяющего задержку сигнала записи в регистр 81 сбоев блока 10 обмена, т.е. задержку опроса.

Счетчик 26 задержки предназначен для подсчета количества импульсов, определяющего время задержки опроса, блок 27 сравнения — для сравнения состояния счетчика 26 задержки с кодом, записанным в регистр 25 кода задержки, блок 28 сравнения — для формирования сигнала запрета записи в триггер 21, когда во все разряды регистра 25 кода задержки записаны нули.

При этом задержка опроса минимальна и определяется временйым интервалом между третьим и первый импульсами блока 5 синхронизации.

Буферный регистр 29 предназначен для хранения значения адреса возврата (или перехода) в режимах "Цикл и "Переход".

Мультиплексор 30 используют для записи в счетчик 9 адреса либо кода из буферного регистра 29, либо кода, поступающего из микроЭВМ вычислительного комплекса 1 через блок 2 сопряжения.

Элемент 2И-ИЛИ 31 предназначен для разрешения записи параллельного кода в счетчик 9 адреса из буферного регистра 29 через мульt"èïëåêñoð 30 в режимах "Переход" и Цикл .

Элемент запрета предназначен для формирования +1 в счетчик 9 адреса в режиме Цикл при переполнении счетчика 35 циклов, элемент 33 запрета для запрета формирования +1 в счетчик 9 адреса. в режиме "Цикл", когда счетчик 35 циклов не достиг переполнения.

Селектор 34 применяют для записи параллельного кода, соответствующего числу циклов в счетчик 35 циклов, 1278857 счетчик 35 циклов — для подсчета количества циклов тест-программы.

Устройство работает следующим образом.

Так как процедура записи информа- 5 ции в ОЗУ по внешним адресам является стандартной, считаем, что тестпрограмма и управляющие коды нахо-. дятся в ОЗУ. Рассмотрим сначала режим работы "Шаг". В этом режиме на объект контроля подается один набор тест-программы, далее с заданной задержкой осуществляется сравнение реальной информации от объекта контроля с эталонной. После анализа результатов сравнения происходит останов проверки. В дальнейшем данная процедура повторяется. Проверка начинается с установки соответствующего разряда регистра 7 управления режимами в "1" через блок 2 сопряжения по адресу, приходящему с третьего выхода дешифратора 3. Далее по адресу с второго выхода дешифратора 3

ГОИ 52 устанавливает в 1 триггер

rt u 25

64 и импульсы с выхода генератора 51 поступают на вход распределителя (С-вход триггера 65). Синхронизатор

5 формирует временную диаграмму (фиг.5).

Импульс Иl с первого выхода синхронизатора 5 устанавливает в соответствующие разряды регистра 80 защиты блока 10 обмена при условии, что коммутация входов-выходов осу- 35 ществлена ранее и на соответствующих входах объекта контроля имеются короткие замыкания. Если же коммутация входов-выходов ранее не производилась, то выходные магистральные усилители 85 блока 10 обмена не реагируют на короткие замыкания, так как в исходном положении они находятся в третьем состоянии. Предположим, что коммутация входов-выходов осу45 ществлена ранее. Разряды регистра

80 защиты, установленные в "l", переводят в третье состояние выходные магистральные усилители блока

85, соответствующие выходным каналам, в которых, есть короткие замыкания, исключая тем самым выход этих магистральных усилителей из строя.

Кроме того, импульс И 1 через элементы 32 и 12 записывает +1 в счетчик 9 адреса (предполагаем, что это обычный набор без циклов и перехо— дов).

Импульс И2 с четвертого выхода блока 5 синхронизации не производит в данном наборе никаких действий так как цепи его прохождения заблокированы.

Импульс ИЗ с второго выхода блока синхронизации передним фронтом записывает код из блока 4 памяти команд в регистр 25 кода задержки (этот код может быть равен О). Если этот код не равен нулю, то задним фронтом

ИЗ триггер 21 устанавливается в "1".

Кроме тоro, импульс ИЗ осуществляет запись набора из блока 69 памяти в один -из регистров 77-79 в зависимости от того, на какой из элементов И

70 — 72 приходит разрешение от блока

4 памяти команд. Допустим, что разрешение пришло на элемент 71 и тестовый набор записался в регистр 78 теста. Допустим, что для данного набора необходим опрос схем сравнения, тогда на D-вход триггера 74 приходит разрешение от ОЗУ 4 команд и по импульсу ИЗ триггер 74 устанавливается в

"1" и дает разрешение на прохождение импульса опроса через элемент И 73.

Если триггер 2) устанавливается в

"1", т.е. код задержки не равен О то он запрещает дальнейшее прохождение тактовых импульсов на распределитель и разрешает прохождение этих импульсов на счетчик 26 задержки (фиг.5). Однако импульс И4 сформируется, и если в соответствующем разряде ОЗУ 4 команд было разрешение (связь между четвертым выходом блока

4 памяти команд и первым входом четвертого элемента И), то на выходе четвертого элемента И сформируется синхроимпульс для синхронизации осциллографа. Кроме того, импульс И4 устанавливает в "1" триггер 20, а также останавливает работу распределителя (обнулив триггер 64 синхронизатора через элемент 4И-ИЛИ 6), если в соответствующем разряде блока 4 памяти команд была "1", соответствующая команде "Останов". Предположим, I что команды "Останов" в данном наборе нет.

После того, как состояние счетчика 26 задержки становится равным состоянию регистра 25 кода задержки, на выходе блока 27 сравнения появляется единичный. потенциал, который через элемент ИЛИ ll обнуляет триггер 21 и счетчик 26 задержки. При этом псу1278857

10 ществляется запрет поступления тактовых импульсов на счетчик 26 задержки и разрешение на прохождение тактовых импульсов на вход распределителя.

Первый импульс из распределителя производит описанные действия и осуществляет запись в регистр 81 блока

86 сравнения.

Импульс И2 с второго выхода блока

5 синхронизации через элемент 4ИИЛИ6 обнуляет триггер 64, так как на десятом и шестом входах первого элемента И, элемента 4И-ИЛИ6 находятся разрешающие потенциалы. Тем самым завершается один элементарный цикл обмена между. автоматизированной системой контроля и объектом контроля.

Режим "Автомат" отличается от режима Шаг тем, что в соответствующем разряде регистра 7 управления записан "О" (второй выход регистра 7) который блокирует обнуления триггера

64 синхронизатора 5 по второму импульсу распределителя через элемент

4И-ИЛИ6. При этом четырехимпульсная временная диаграмма циклически повторяется, что обеспечивает автоматическую смену тестовых наборов.

Предлагаемая автоматизированная система контроля позволяет осуществить циклическое повторение заданного участка тест-программы определенное (заданное) количество раз с последующим автоматическим выходом из цикла и продолжением проверки. Это

35 осуществляется следующим образом.

Пусть необходимо повторить участок тест-программы, например, с 20 по 50 наборы 100 раз и далее продолжить проверку. При этом в 50 наборе тестпрограммы .в соответствующих разрядах

ОЗУ команд (четвертые выходы ОЗУ команд) должно быть число, соответствуощее количеству циклов. Это число рассчитывается по формуле

К-1

P-=2-0 где Р— требуемое число в блок 4 памяти;

К вЂ” разрядность счетчика .35 цик50 лов;

Н вЂ” требуемое количество циклов.

Пусть разрядность счетчика 35 равна 17, тогда для 100 циклов число Р=

=65436.

Кроме того, в разрядах блока памяти команд, соответствующих третьим ! выходам блока памяти команд,-в 19-м набойке записан код, соответствующий номеру набора, к которому необходимо возвращаться,в данном случае 20 — и набор); Один разряд третьих выходов используется для выдачи разрешения на запись в буферный регистр 29. По второму выходу блока 4 памяти команд должна выдаваться "1" в 50-м (конечном) наборе, что соответствует команде "Цикл". Логика работы устройства в режиме "Цик" следующая. В 19-м наборе тест-программы по третьему импульсу синхронизатора 5 в регистр

29 записывается код номера набора возврата (в данном случае 20).

Далее осуществляется естественная смена тестовых наборов (как в режиме

"Автомат" ) вплоть до 50-ro набора. В

50-м наборе íà D-вход триггера 23 и на второй вход элемента И 16 поступает "1" (с второго выхода блока памяти команд), соответствующая команде

"Цикл". Кроме того, на информационные входы селектора 34 с четвертых выходов блока памяти команд поступает код, соответствующий количеству циклов (в данном случае числу 65336), Передним фронтом третьего импульса синхронизатора 5 этот код записывает» ся в счетчик 35 циклов, а задним фронтом этого импульса триггер 24 устанавливается в "1", запрещая тем самым в последующих циклах запись па" раллельного кода в счетчик 35 и раз- решая прохождение последующих третьих импульсов синхронизатора 5на счетный вход счетчика 35. При этом последний разряд счетчика 35 находится пока в "О" и, так как триггер 23 установился в "1", то с выхода элемента 33 поступает запрет на прохождение первого импульса синхронизатора

5 через элемент 32 на счетный вход счетчика 9 адреса и формируется разрешение записи параллельного кода из буферного регистра 29 через элементы

31 и 30 в счетчик адреса. Таким образом после 50-ro набора следующий первый импульс синхронизатора 5 записывает в счетчик 9 адреса код, хранящийся в регистре 29 (в данном случае код 20 набора тест-программы).

Далее последовательность действий повторяется с той разницей, что каждый раз в 50-м наборе на счетный вход счетчика 35 циклов поступает третий импульс синхронизатора. Как только счетчик 35 циклов переполнится, то "1" с выхода последнего раз1278857

12 ряда счетчика 35 циклов сформирует на выходе элемента 33 нулевой уровень, который запрещает .запись параллельного кода из регистра 29 в счетчик 9 адреса и разрешает прохождение 5 следующего первого импульса синхронизатора 5 на счетный вход счетчика 9 адреса. Таким образом по истечении заданного количества циклов происхо10 . дит выход из цикла, т.е. осуществля-, ется переход к последующему (51) набору тест-программы. Количество счетчиков циклов может быть более одного.

При этом можно осуществлять режим

"Цикл в цикле . Количество вложений будет равно количеству счетчиков циклов. Счетным импульсом каждого последующего счетчика циклов является сигнал с выхода последнего разряда пре20 дыдущего счетчика. В остальном чх организация аналогична описанной.

Триггер 22 необходим для организации режима "Бесконечного зациклива,ния . Это означает, что определенный участок тест-программы будет повторяться бесконечное число раз. При этом осуществляется следующая последовательность действий. Пусть, например, необходимо зациклить наборы тест-программы с 20-ro по 30-й. Для этого в 20-м наборе в соответствующих разрядах ОЗУ команд (третьи выходы ОЗУ команд) должен быть .записан код номера набора, к которому необходимо возвратиться (в данном случае

20-й набор), и разрешение записи.

Этот код переписывается в буферный регистр 29 по третьему импульсу синхронизатора. Далее, до 30-го набора, смена наборов происходит обычным образом. В 30-м наборе в соответствующем разряде блока памяти команд (первый выход) должна быть записана "1" которая записывается третьим импульсом синхронизатора в триггер 22. При этом в следующем цикле работы блока синхронизации единичный выход триггера 22 разрешает прохождение первого импульса блока синхронизации че50 рез элемент 31, а нулевой выход триггера 22 запрещает прохождение этого импульса через элемент 32. Таким образом, в счетчик 9 адреса вместо +1, записывается параллельный код, находящийся в регистре 29. Этот код со55 ответствует 20-му набору теста, т.е. счетчик 9 адреса вновь возвращается к 20-му набору. Этот процесс повторяется бесконечно, до принудительной остановки блока синхронизации путем обнуления триггера 64 с пульта вычислительного комплеса 1 через вход начальной установки блока 5 синхронизации. формула изобретения

Автоматизированная система тесто-, вого контроля, содержащая дешифратор адреса, блок памяти команд, блок синхронизации, элемент 4И-ИЛИ, селектор, счетчик адреса, блок обмена, блок сопряжейия и регистр управления режимами, причем первая и вторая группы информационных выходов блока сопряжения подключены соответственно к группе входов дешифратора адреса и первой группе информационных входов блока обмена, вторая и третья группы информационных входов которого подключены соответственно к первой группе выходов дешифратора адреса и группе выходов счетчика адреса, подключенной к группе информационных входов селектора и первой группе информационных входов блока памяти команд, первая группа выходов блока сопряжения подключена к второй группе информационных входов блока памяти команд и группе информационных входов регистра управления режимами, второй выход дешифратора адреса подключен к входу "Запись-чтение" блока памяти команд, первая группа выходов блока памяти команд подключена к четвертой группе информационных входов блока обмена, пятая группа информационных входов которого соединена с группой разрядных выходов с 3 по и-й регистр управления режимами (где n— разрядность регистра), выходы перво-.о и второго разрядов которого соединены соответственно с инверсным входом второго элемента И, элемента

4И-ИЛИ и первым входом первого элемента 4И-ИЛИ, первый, второй и третий выходы блока синхронизации соединены соответственно со стробирующим входом блока обмена, синхровходами блока обмена, первым входом второго элемента И элемента 4И-ИЛИ, четвертый выход блока синхронизации соединен с первыми входами третьего и четвертого элементов И и вторым входом первого элемента И элемента 4ИИЛИ, первый вход дешифратора адреса

1278857

14 соединен с входом начальной установки блока синхронизации, входы пуска и останова которого подключены соответственно к второму выходу дешифратора адреса и выхоцу элемента 4И-HJIM 5 третий, четвертый и пятый выходы де-шифратора адреса соединены соответственно с входом разрешения регистра управления режимами, управляющим входом селектора и управляющим входом

10 блока сопряжения, группа информационных выходов блока обмена и группа выходов селектора подключены к группе информационных входов блока со15 пряжения, группа входов-выходов которого является группой информационных входов-выходов системы, группа входов-выходов блока обмена подклюI чена к группе входов-выходов объек20 та контроля, отличающаяся тем, что, с целью расширения функциональных возможностей за счет обеспечения зацикливания любого участка тест-программы, в устройство введены четыре элемента ИЛИ, пять элементов

И, RS-,òðèããåð, два D-триггера, два

3К-триггера, регистр кода задержки, счетчик задержки, две схемы сравнения, буферный регистр, мультиплексор, элемент 2И-ИЛИ, первый и второй элементы запрета, второй селектор и счетчик циклов, причем прямой выход

RS-триггера соединен с третьим входом элемента 4И-ИЛИ, единичный вход

RS-триггера соединен с третьим выходом блока синхронизации, нулевой вход

RS-триггера объединен с первыми входами первого, второго и третьего элементов ИЛИ, входами начальной установки регистра кода задержки, буферного регистра, счетчика адреса, блока обмена и подключен к первому выходу,цешифратора адреса синхровхода

D †".риггеров, вход разрешения буферного регистра, первые входы первого и второго элементов H.и второй вход второго элемента ИЛИ объецинены и подключены к четвертому выходу блока синхронизации. R-входы D-триггеров объединены ч подключены к выходу второго элемента ИЛИ, второй вход которого соединен с первым входом второго элемента И и четвертым выходом блока синхронизации D-входы первого и второго D-триггеров подключены к первому и второму информационным выходам блока оперативной памяти, прямые выходы первого и второго 0-триггеров соединены соответственно с прямым входом первого элемента запрета и первым входом первого элемента И элемента 2И-ИЛИ, вторые входы элементов И элемента 2И-ИЛИ и первый прямой вход второго элемента запрета объединены и подключены к первому выходу блока синхронизации, первый вход второго элемента И элемента

2И-ИЛИ обьединен с инверсным входом второго элемента запрета и подключен к выходу первого элемента запрета, второй прямой вход и выход второго элемента запрета соединены соответственно с инверсным выходом второго

D-триггера и первым входом третьего элемента ИЛИ, второй вход которого соединен с шестым выходом дешифратора адреса, выход третьего элемента

ИЛИ соединен со счетным входом счетчика адреса, группа информацнонных входов которого подключена к г.руппе выходов мультиплексора., первая и вторая группы информационных входов которого подключены соответственно к первой группе выходов блока сопряжения и группе выходог> буферного регистра,.первый и второй управляющие входы мультиплексора соединены соот-ветственно с седьмым выходом дешифратора адреса и выходом элемента

?И-ИЛИ, группы информационных выходов регистра кода задержки и буферного регистра подключены соответственно к второй и третьей группам информационных выходов блока памяти. команд, вход разрешения регистра кода задержки объединен с 1-входом первого JK-триггера и синхровходом блока обмена и подключен к второму выходу блока синхронизации, пятый выход которого подключен к первому входу третьего элемента И, второй вход и выход которого подключены соответственно к прямому зыходу первого JKтриггера и счетному входу счетчика задержки, вход сэроса которого объединен с К-входом, первого ЛК-триг.гера и подключен к выходу первого элемента ИЛИ, втэрой вход которого соединен с выходэм равенства первой схемы сравнения, первая и вторая группы информационных входов которой соединены соответственно с группами выходов реглстра кода задержки и счетчика. задержки, J-вход первого JK-триггера соединен с инверсным выходом равенства второй схемы

l5 ! б

1278857 сравнения, первая и вторая группы информационных входов которой подключены соответственно к группе выходов регистра кода задержки и шине нулевого потенциала системы, второй вход второго элемента И и инверсный вход второго элемента запрета объединены и подключены к выходу переполнения счетчика циклов, вход разрешения и информационный вход которого подключены соответственно к выходу пятого элемента И и выходу второго селектора, группа информационных входов которого соединена с четвертой группой информационных выходов блока памяти команд, первый управляющий вход второго селектора объединен с J-входом второго JK-триггера и подключен к инверсному выхо- ду второго JK-триггера, второй управляющий вход второго селектора соединен с первым входом пятого элемента И, второй вход которого соединен с прямым выходом второго JK-триггера, синхровход которого соединен с первым входом пятого элемента И и с выходом первого элемента И, второй вход которого соединен с вторым информационным выходом блока памяти команд, нулевой вход второго JK-триггера объединен с входом сброса счетчика циклов и подключен к выходу четвертого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, первый и второй выходы

10 блока обмена соединены соответственно с вторыми входами третьего и четвертого элементов И элемента 4И-ИЛИ, второй прямой вход второго элемента

И элемента 4И-ИЛИ соединен с третьим

1Э информационным выходом блока памяти команд, инверсный выход первого JKтриггера соединен с входом блокиров ки блока синхронизации, первый вход четвертого элемента И соединен с чет20 вертым выходом блока гамяти команд, второй вход — с третьим выходом блока синхронизации, а выход — с клеммой синхронизации, К-входы первого и второго JK-триггеров под25 ключены к шине нулевого потенциала.

1278857

1278857

5-u Alod

2-и мвг

Фй Юяо

1-й оход л

9-я г а- до/ фя уу

3-и ЮхоУ ь

%

4, ц

1-йод

2й оход фиг4

1278857

Составитель И.Сафронова

Редактор Н.Тупица Техред Л,.Олейних Корректор И.Эрдейи

Заказ б840/48 Тираж б71 Подписное

ВНИИПИ Государственно комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно †полиграфическ предприятие,г,Ужгород,ул.Проектная,4