Устройство для управления вводом информации

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (SO 4 С 06 F 13/00 ьЪ р ьЙ

1 Не;ср ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

RO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 38921 22/24-24 (22) 26.04.85 (46) 23.12.86. Бюл. № 47 (72) А.В.Алексеев, В,М,Гриць, В.С.Лупиков, С.С.Спиваков и В.Г.Чибисов (53) 681.327.1)(088.8) (56) Авторское свидетельство СССР № 559465, кл. Н 04 F 3/00, 1975.

Авторское свидетельство СССР

¹ 489232, кл. Н 04 F 3/00,. 1973. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ВВО

ДОМ ИНФОРМАЦИИ (57) Изобретение относится к области вычислительной техники и может быть использовано при построении подсистем ввода, каналов и устройств, обеспечивающих ввод измерительной информации с селекцией некоторых из..SUÄÄ 1278862 А ) мерительных каналов. Цель изобретения — повышение надежности устройства за счет сокращения объема оперативной памяти. Для достижения поставленной цели дополнительно используются второй блок формирования адреса, блок управления, обеспечивающие инверсную дисциплину выделения, т.е. селекцию данных для каналов, фаза которых не совпадает с заданной, если число выделяемых каналов больше половины общего числа коммутируемых измерительных каналов, и прямую дисциплину выделения, т.е. селекции данных для каналов, фаза которых совпадает с заданной величиной, если число выделяемых каналов меньше половины общего числа коммутируемых измерительных каналов, 2 з.п..ф-лы, 5 ил °

1278862

Изобретение относится к вычислительной технике и может быть использовано при построении подсистем ввода, каналов и устройств, обеспечивающих ввод измерительной информа- 5 ции с селекцией некоторых измерительных каналов.

Цель изобретения — повышение надежности устройства за счет сокращения объема оперативной памяти,путем использования инверсной дисциплины выделения, т,е. селекции данных для каналов, фаза которых не совпадает с заданной, если число выделяемых каналов больше половини f5 общего числа коммутируемих измерительных каналов, и прямой дисциплины выделения, т,е, селекции данных для каналов, фаза или временной интервал которых совпадают с заданной 20 величиной„ если число выделяемых каналов меньше половины общего числа коммутируемых измерительных каналов °

На фиг. 1 показана схема устройства, на фиг. 2 — схема блока выделения каналов; на фиг. 3 — схема блока формирования адреса, на фиг, 4 — схема блока выбора режима, на фиг. 5 — схема блока управления. 3Q

Устройство (фиг ° 1) содержит блок выделения каналов, блок 2 опе,ративной памяти, выходной регистр

3, блоки 4 и 5 формирования адреса, блок б управления, блок 7 выбора режима, адресные входы 8, информационные входы 9, шины 10 управления, синхросигналы 11, шину 12 тактовой частоты.

Блок выделения каналов (фиг. 2) 40 содержит элемент И 13, регистр 14 фазы, счетчик !5 синхросигналов, бпок 16 сравнения, управляющий вход 17, Блоки 4 и 5 формирования адреса 45 полностью идентичны, В состав каждого блока (фиг. 3) входят первый регистр 18, счетчик 19 адреса, блок

20 сравнения, блок 21 элементов И, второй регистр 22, управляющий вход 50

23, вход 24 перезаписи, счетный вход

25, первый вход 26 разрешения записи, второй вход 27 разрешения записи, управляющий выход 28.

Блок 7 выбора режима (фиг, 4) содержит регистр 29 команд, дешифратор 30 команд и три HS-триггера

31-33, информационные выходы 34-36, сигнал 37 стробирования, выходы 38 °

Блок б управления (фиг, 5) содержит дешифратор 39, элемент HE

40, шесть элементов И 41-46, два элемента ИЛИ 47 и 48, элемент ИСКЛ!ОЧАЮЩЕЕ ИЛИ 49, элемент 50 задержки и два элемента НЕ 5! и 52.

Устройство работает следующим образом.

Устройство выполняет два типа команд: Загрузка и Ввод". Все команды поступают в виде двоичного параллельного кода по шинам 10 в регистр 29 команд блока 7. На выходах дешифратора 30 появляются сигналы, соответствующие коду команды, записанному в регистр 29.

Команды загрузки предназначены для занесения в устройство исходной информации. К командам загрузки относят команды "Запись в память" (ЗП) и "Запись в регистр" (3P). По команде ЗП на выходе дешифратора 30 формируются сигналы, сбрасывающие триггеры 31 и ЗЗ в нуль . При этом блокируется поступление в устройство синхросигналов 11 входного сообщения, так как на вход элемента И 13 с выхода !7 триггера 31 поступает низкий потенциал. Высокий потенциал нулевого выхода 36 триггера 33 через элемент И 46 поступает в блок 2 оперативной памяти, задавая операцию

"Запись", По 1шинам 8 в устройство поступает адрес записи, а по шинам

9 данные, которые по указанному на шинах 8 адресу записываются в блок

2 оперативной памяти.

По команде ЗР на выходе дешифратора 30 формируются сигналы, сбрасывающие триггеры 31 и 33 в нуль, и сигнал 37 стробирования дешифратора 39 блока 6, Этот же сигнал, проходя через элемент НЕ 52 блока б, .запирает элементы И 45 и 46, блокируя обращение к блоку 2 оперативной памяти, На соответствующем выходе дешифратора 39 формируется импульс записи в тот регистр блоков 4 и 5 формирования адреса, номер которого поступает по шинам 38 из регистра 29 на вход дешифратора

39. Данные, загружаемые в регистры блоков 4 и 5, поступают по шинам

9, Одновременно с записью данных в первые регистры 18 происходит перезапись содержимого регистров !8 в счетчики 19 блоков 4 и 5 формирования адреса. Сигналы перйэаписи формируются на выходах элементов ИЛИ

127886? 5 !

О

47 и 48 блока 6. Исходная информация, загружаемая в устройство по командам загрузки, зависит от режима, в котором осуществляется отбор входных сообщений дпя последующего ввода в 38M — прямая селекция или инверсная селекция.

Для прямой селекции в блок 2 оперативной памяти загружается один массив данных, состоящий из чередующихся фаз выделяемых каналов и их идентификаторов, При этом загружаются только регистры 18, 22 и счетчик

19 адреса. Блок 4 при прямой селекции не используется.

Для инверсной селекции в блок 2 оперативной памяти загружаются два массива: массив идентификаторов и массив фаз невыделяемых каналов.

При этом загружаются регистры обоих блоков 4 и 5 формирования адреса °

Причем блок 4 управляет массивом идентификаторов, а блок 5 — массивом фаз невыделяемых каналов, Команды ввода переводят устройство в режим ввода данных. К командам ввода относятся команды Прямая се-. лекция" (ПС) и "Инверсная селекция (ИС) ° По команде ПС на выходе дешифратора 30 формируются сигналы, устанавливающие триггеры 31 и 33 в единицу, а триггер 32 — в нуль. При этом синхросигналы ll входного сообщения через элемент И 13 блока 6 управления начинают поступать на счетный вход счетчика 15 блока 1 выделения каналов ° Высокий потенциал с единичного выхода 35 триггера 33 через элемент И 45 устанавливает для блока 2 оперативной памяти режим "Чтение", Счетчик 15 блока 1 производит подсчет числа синхросигналов 11, поступающих с выхода элемента И 13. При совпадении содержи-. мого счетчика 15 и регистра 14 фазы на выходе блока 1 выделения каналов появляется высокий потенциал, поступающий на элементы И 43 и 44 и

ИСКЛЮЧА10Ц ЕЕ ИЛИ 49 блока 6 управления. Элементы И 41 и 42 заперты низким потенциалом с выхода 34 триггера 32. На выходе элемента 49 появляется сигнал, переписывающий код входного сообщения в выходной регистр 3, При появлении на шине 12 сигнала тактовой частоты на выходе элемента °

И 43 формируется сигнал, разрешающий передачу кода с выхода счетчика 19 . через блок 2! элементов И блока 5 на адресные входы блока 2 оперативной памяти. Через некоторое время после поступления адреса на выходе блока 2 появляется код фазы и значение идентификатора. Код фазы с выхода блока 2 переписывается в регистр

l4 фазы сигналом с выхода элемента

50 задержки. Идентификатор с выхода блока 2 переписывается н регистр 3 сигналом с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 49.

При совпадении содержимого счетчика 19 адреса и второго регистра

22 на выходе 28 блока 20 сравнения блока 5 формирования адреса формируется сигнал, поступающий через элемент ИЛИ 48 на вход 24 записи счетчика 19 блока 5, переписыная н него содержимое первого регистра 18 того же блока. Этим обеспечивается циклическое выполнение программы селекции входных сообщений.

После окончания сигнала тактовой частоты на шине 12 на выходе элемента И 44 формируется сигнал, модифицирующий содержимое счетчика 19 блока 5.

По команде ИС на выходе дешифратора 30 формируются сигналы, устанавливающие в блоке 7 выбора режима триггеры 31-33 в единицу.

При отсутствии совпадения содержимого регистра 14 фазы и счетчика 15 синхросигналон блока 1 выделения каналов на выходе элемента НЕ

40 присутствует высокий потенциал, поступающий на входы элементов И 41 и 42, При появлении на шине 12 сигнала тактовой частоты на выходе элемента И 41 формируется сигнал, разрешающий передачу через блок 21 элементов И блока 4 формирования адреса кода с выхода счетчика 19 блока

4 на адресные входы блока 2 оперативной памяти. На выходе элемента

ИСКЛ10ЧА1Ч111ЕЕ ИЛИ 49 появляется сиг— нал, переписывающий в выходной регистр 3 код входного сообщения и идентификатор с выхода блока 2 оперативной памяти.

После окончания сигнала тактовой частоты на шине 12 на выходе элемента И 42 формируется сигнал, модифицирующий содержимое счетчика 19 блока 4 формирования адреса. При совпадении содержимого счетчика 19 адре.— са и второго регистра блока 4 на выходе блока 20 сравнения формирует1278862

6 ся сигнал, поступающий через элемент ИЛИ 47 на вход 24 перезаписи счетчика 19, переписывая в него содержимое регистра 18 блока 4 формирования адреса.

При появлении сигнала на выходе блока 1 выделения каналов сбрасываются сигналы на выходах элемента

НЕ 40 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 49.

Сигнал 12 тактовой частоты через элемент И 43 поступает на управляющий вход блока 21 элементов И блока 5 формирования адреса, разрешая передачу кода адреса из счетчика 19 блока 5 на адресные входы блока 2 оперативной памяти, Через некоторое время на выходе элемента 50 задержки появляется сигнал, переписывающий значение фазы с выхода блока 2 оперативной памяти в регистр 14 фазы. После окончания сигнала 12 тактовой частоты на выходе элемента И 44 формируется сигнал, модифицирующий содержимое счетчика 19 блока 5 формирования адреса. !

Предлагаемая структура устройства позволяет расширить возможности при вводе измерительной информации и увеличить количество выделяемых каналов без увеличения емкости блока оперативной памяти °

Формула изобретения

1. Устройство для управления вводом информации, содержащее блок выделения каналов, блок оперативной памяти, первый блок формирования адреса, адресные входы первой группы блока оперативной памяти являются адресными входами устройства, информационные входы блока оперативной памяти являются информационными входами первой группы устройства, адресные выходы первого блока формирования адреса соединены с адресными входами второй группы блока оперативной памяти, информационные выходы первой группы которого являются информационными выходами устройства, информационные выходы второй группы блока оперативной памяти соединены с информационными входами блока выделения каналов, о т л и ч а ю щ ее с я тем, что, с целью повьш ения надежности устройства, в устройство . введены блок управления, второй блок формирования адреса, информационные входы первого и цторого блоков формирования адреса являются информационными входами первой группы устройства, адресные выходы второго блока формирования адреса соединены с адресными входами третьей группы блока оперативной памяти, первый управляющий выход блока управления подключен к входу стробирования блока выделения каналов, 10 синхровход блока выделения каналов является входом синхросигналов устройства, управляющий выход блока выделения каналов подключен к первому управляющему входу блока управления, 15 второй управляющий выход блока управления подключен к входу разрешения чтения блока оперативной памяти, третий управляющий выход блока управления подключен к входу разре20 шения записи блока оперативной памяти, четвертый управляющий выход блока управления является управляющим выходом устройства, пятый и шестой управляющие выходы блока управ25 ления подключены к управлякщим входам первого и второго блоков формирования адреса соответственно, сед мой и восьмой управляющие выходы блока управления соединены с входа3ц ми перезаписи первого и второго блоков формирования адреса соответственно, девятый и десятый выходы блока управления подключены к счетным входам первого и второго блоков формирования адреса соответственно, управляющие выходы первого и второго блоков формирования адреса подключены к второму и третьему управляющим входам блока управления сощ ответственно, одиннадцатый и двенадцатый выходы блока управления подключены к первым входам разрешения записи первого и второго блоков фор. мирования адреса соответственно, тринадцатый и четырнадцатый выходы блока управления подключены к вторым. входам разрешения записи первого и второго блоков формирования адреса соответственно, тактовый вход блока управления. является тактовым входом устройства, информационные входы первой группы блока управления являются информационными входами второй группы устройства, стробирующий вход блока управления является стробирующим входом устройства, информационные входы второй группы являются информационными входами третьей группы устройства, управляющий вход

7 1 блока выделения каналов является управляющим входом устройства.

2, Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок ут.— равления содержит дешифратор, иесть элементов И, два элемента ИЛИ, элемент ИСКЛРЧА10ЩЕЕ ИЛИ, элемент задержки, три элемента НЕ, информационные входы дешифратора являются информационными входами первой группы блока, синхронизирующий вход дешифратора и вход первого элемента НЕ являются стробирующим входом блока, первые входы пятого и шестого элементов И соединены с выходом первого элемента НЕ, вторые входы первого, второго, пятого и шестого элементов И и второй вход элемента ИСКЛЮЧА10ЩЕЕ ИЛИ являются информационными входами второй группы блока, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы третьего и четвертого элементов И, вход третьего элемента НЕ являются первым управляющим входом блока, первые входы первого и второго элементов И соединены с выходом третьего элемента НЕ, вход второго элемента HE третий вход первого элемента И и второй вход третьего элемента И являются тактовым входом блока, третий вход второго элемента И и второй вход четвертого элемента И подключены к выходу второго элемента НЕ, выход третьего элемента И и вход элемента задержки являются шестым управляющим выходом блока, выход элемента задержки является первым управляющим выходом блока, выход первого элемента И, выход второго элемента И, выход четвертого элемента И, выход элемента ИСКЛЮЧА10ЩЕЕ ИЛИ являются пятым, девятым, десятым, четвертым управляющими выходами блока соответственно, первый вход первого элемента ИЛИ является вторым управляющим входом блока управления, первый вход второго элемента ИЛИ явля2788á2

8 ется третьим управляющим входом блока управления, первый выход дешифратора подключен к второму входу первого элемента ИЛИ и является одиннадцатым управляющим выходом блока, выход первого элемента ИЛИ является седьмым управляющим выходом блока, четвертый выход дешифратора подключен к второму входу второго элемента ИЛИ и является двенадцатым управляющим выходом блока, второй и третий выходы дешифратора являются тринадцатым и четырнадцатым управляющими выходами блока соответственно, выход, второго элемента ИЛИ является восьмым управляющим выходом блока управления, выход пятого элемента

И, выход шестого элемента И являют.ся вторым и третьим управляющими выходами блока соответственно.

3. Устройство по п. 1, о т л и .ч а ю щ е е с я тем, что блок фор мирования адреса содержит счетчик, блок элементов И, блок сравнения, первый и второй регистры, информационные входы первого и второго регистров являются информационными входами блока, управляющие входы первого и второго регистров являются первым и вторым входами разрешения записи соответственно, информационные выходы первого регистра соединены C информационными входами счетчика, счетный вход которого является счетным входом блока, управляющий вход счетчика является входом перезаписи блока, выходы счетчика подключены к информационным входам первой группы блока сравнения и блока элементов

И, информационные выходы второго регистра соединены с информационными входами второй группы блока сравнения, выход которого является управляющим выходом блока, управляющий вход блока элементов И является управляющим входом блока, информационные выходы блока элементов И являются адресными выходами блока.

1278862

От 7

1278862

Заказ б840/48

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Составитель И. Карнова

Редактор Н,Тупица Техред Л.Олейник Корректор Е.Рошко

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5