Устройство для обмена данными между процессорами

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

09) Ol) А1 (58 4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ У СВИДЕТЕЛЬСТВУ

Ф .),,О«

° .1 «

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

Il0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3898572/24-24 (22) 22.05.85 (46) 15. 12.86. Бюл. II 46 (71) Институт проблем моделирования в энергетике АН УССР (72) В.Ф.Евдокимов, А.П.Васильковский, Н.Ю.Пивень и А.А.Сигарев (53) 681.325(088.8) (56) Патент США Ф 4325116, кл. С 06 F 13/00, 1983.

Патент Франции Ф 2484669, кл. G 06 F 15/16, 1983. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ

МЕЖДУ ПРОЦЕССОРАМИ (57) Изобретение относится к области вычислительной техники и может быть использовано в системах, предназначенных для решения итерационными методами системы алгебраических, дифференциальных и интегральных уравнений в реальном времени. I елью изобретения является повышение быстродействия. Устройство содержит 12 блоков обмена, причем каждый блок памяти обмена содержит к узлов памяти, коммутатор, мультиплексор. 2 ил.

1277137 Изобретение относится к вычислительной технике, в частности, к устройствам связи между процессорами, и может быть использовано в многопроцессорных системах., предназначенных для решения итерационными методами систем алгебраических, дифференциальных, интегральных уравнений и уравнений в частных производных, когда возникает необходимость в быстром обмене данными между всеми процессорами на каждом шаге итерации.

Целью изобретения является увеличение быстродействия.

На фиг. 1 приведена блок-схема с многопроцессорной системы, частью которой является предлагаемое устройс во, на фиг. 2 — структурная схема блока обмена.

Устройство, входящее в состав многопроцессорной системы, содержит (фиг. 1) блоки 1(1) — 1(к) обмена., системные магистрали 2(1)-2(к) записи; локальные магистрали 3(1)-3(к) чтения. Кроме того, на фиг. 1 приведены не входящие в состав устройства блоки 4(1)-4(к) основной памяти, процессоры 5(1)-5(к), блоки шинных формирователей 6(1) 6(к) °

Блок 1 обмена является паяят:ью с к независимыми каналами обращения по записи и одним каналом обращения по чтению, т.е. в этот блок все записывают и один читает. Системная магис граль записи 2(i) является однонаправленной магистралью, которая предназначена для передачи необходимой для обмена информации i-м процессором системы: адреса, сигналов управления записью и операнда, Она содержит! адресную шину записи, числовую шину записи и шину управления записью, Локальная магистраль 3(i) чтения содержит адресную шину чтения, числовую шину чтения и шину управления чтением и предназначена для передачи необходимой для чтения информации: адреса и сигналов управления чтением, и приема считанного операнда i-м процессором системы.

Блок обмена (фиг. 2) содержит узлы 7(l)-7(к) памяти, коммутатор 8 и мультиплексор 9, а также вход 10 разрешения записи узла 7, информационный вход 11 узла 7, вход 12 разрешения чтения узла 7, информационный выход 13 узла 7, информационный вход

14 коммутатора 8, управляющий вход

15 коммутатора 8 и муньтнплексора 9, информационный выход 16 мультиплексо— ра 9.

Каждый узел памяти является памя5 тью с двумя независимыми каналами обращения с произвольным доступом: первым каналом обращения по записи и вторым каналом обращения по чтению и предназначен для записи и хранения

10 информации из j-го процессора системы и чтения ее i-м процессором.

Устройство работает следующим образом.

Процессор 5 (i) многопроцессорной системы (фиг. 1) может функционировать в одном из трех режимов: работа с основной памятью 4(i), запись информации в устройство для обмена данными (УОД) и чтение информации с соответствующего блока УОД. При этом в системе команд процессоров нет специальных команд обмена, УОД является равноценной памятью йроцессора и отличается от основной памяти только

25 диапазоном адресов. В зависимости от адресной части команды шинный формирователь 6(i) подключает к процессору либо основную память 4(1), либо УОД. В режиме записи информации

0 в УОД процессор 5(i) выдает в системную магистраль 2(i) записи адрес, операнд и сигналы управления записью которые поступают одновременно на все блоки обмена. При этом по одно95 му и тому же адресу всех блоков обмена будет записана одна и та же информация, При записи информации в блок обмена (фиг. 2) адрес ячейки и сигна 10.лы управления записью поступают по шине 10(i) на адресные входы и выходы управления, а операнд по числовой шине 11(i) поступает на числовые входы первого независимого канала об45 ращения узла 7(i) памяти, Так как системная магистраль 2(i) записи соез динена только с узлами 7(i) памяти всех блоков памяти обмена, то запись информации в УОД могут производить

g0 одновременно все к процессоров системы в отведенные им узлы памяти ° В режиме чтения информации с УОД процессор 5(i) выдает в локальную магистраль 3(i) чтения адрес и сигналы

55 управления чтением, которые поступают на блок 1(i) обмена, считанное слово по этой же магистрали через блок шинных формирсвателей поступает в процессор 5{i). При чтении ин1277127 формации с блока 1(1) обмен» тп разрядов адреса и сигналы управления чтением (фиг. 2) поступают по шине

14 на информационнь1е входы колсмутатора 8, другие 1ог: и разрядов адре- 5 са поступают на адресные входы коммутатора 8 и мультиплексора 9. В эа— висимости от кода на шине 15 первые m разрядов адреса и сигналы управления чтением поступают на одну иэ шин 12, например на шину 12{j).

Тогда m первых разрядов адреса и сигналы управления чтением поступают на адресные входы и входы управления второго независимого канала обращения узла 7(j) .памяти, Считанная при этом информация поступает по числовым шинам 13(j) на входы j-ro мультиплексора 9. В соответствии с кодом на шине 15 информация j-го канала мультиплексора поступает на его выходы и далее по числовой шине 16 поступает в магистраль 3(i), по которой через блок шинных формирователей 6(i) считанная информация поступает в про- 2 цессор 5(i).

Формула изобретения

Устройство для обмена данными между процессорами, содержащее к блоков обмена, причем входы разрешения чтения, первые адресные входы и информационные выходы i-го (i =1,k) блока, обмена подключены соответственно к выходам чтения, разрешения чтения, первым адресным выходам и информациснньм входаи i-no (i = 1,k) процессора,отличающееся тем, что, с целью увеличения быстродействия, каждый блок обмена содержит к узлов памяти, коммутатор и мультиплексор, причем i = е (i = 1,kj входы разрешения записи, i = е (i = 2,k+1) адресные входы и i = е (i = 1 Е) информационные входы i-го (i = 1,k) блока обмена подключены к выходам записи, выходам разрешения записи, вторым адресным выходам и информационным выходам i-го (i = 1,k) процессора, при этом в каждом блоке обмена информационные входы коммутатора образуют входы чтения и разрешения чтения блока обмена, управляющий вход коммутатора соединен с управляющим входом мультиплексора и является первым адресным входом блока обмена, информационный выход мультиплексора является информационным выходом блока обмена, входы записи, разрешения записи, адресные входы и информационные входы i-го (i = 1,1с узла памяти образуют i-й (i = 1,k) вход разрешения записи, i-й (i = 2, k + 1) адресный вход и i-й (i = 1,k) информационный вход блока обмена, при этом i-я (i = i k) группа информационных выходов коммутатора соединена с входами разрешения чтения го (i = 1,k) узла памяти, информационный выход которого соединен с i-м (i = 1,k) информационным входом мультиплексора.

1277127

Составитель С.Пестмал

Редактор И.Рыбченко Техред И.Попович Корректор А.Ильин

Заказ 6668/43 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4