Буферное запоминающее устройство

 

Изобретение относится к запоминающим устройствам и может быть использовано в качестве буферного запоминающего устройства в системах обработки информации . Цель изобретения - повышение надежности устройства. Буферное запоминающее устройство содержит блок памяти, счетчик адреса записи, счетчик адреса чтения, реверсивный счетчик, первый и второй коммутаторы , триггер, первый и второй элементы ИЛИ, элемент И. Технико-экономические преимущества устройства заключаются в том, что повыщаются его показатели надежности за счет устранения потерь информации при выполнении операции чтения данны.х из буферного запоминающего устройства . Дополнительное к авт. св. № 1176382. 3 ил. 1чЭ 00 со (Х К)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (g)) 4 G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТНРЫТИЙ (61) 1176382 (21) 3852123/24-24 (22) 04.02.85 (46) 23.12.86. Бюл. № 47 (72) В. С. Лупиков (53) 681.327(088.8) (56) Авторское свидетельство СССР № 1176382, кл. G 1! С 7/00, 1983. (54) БУФЕРНОЕ ЗАГ1ОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к запоминающим устройствам и может быть использовано в ка честве буферного запоминающего устройства в системах обработки инфор„„SU„„1278979 A 2 мации. Цель изобретения — повышение надежности устройства. Буферное запоминающее устройство содержит блок памяти, счетчик адреса записи, счетчик адреса чтения, реверсивный счетчик, первый и второй коммутаторы, триггер, первый и второй элементы ИЛИ, элемент И. Технико-экономические преимущества устройства заключаются в том, что повышаются его показатели надежности за счет устранения потерь информации при выполнении операции чтения данных из буферного запоминающего устройства. Дополнительное к авт. св. № 1176382.

3 ил.

1278979

Изобретение относится к запоминающим устройствам, может быть использовано в качестве буферного запоминаюн(его устройства в системах обработки информации, каналах и устройствах обмена и является усовершенствованием устройства по авт. св.

Хо 1176382.

Цель изобретения повышение надежности устройства.

Hd фиг.l приведена структурная схема буферного запоминающего устройства; на фиг.2 — с.груктурная схема блока памяти; на фи! .3 — структурная схема триггера.

Буферное запоминающее устройство содержит блок памяти с информационными входами 2 и выходами 3, счетчик 4 адреса записи, счетчик 5 адресы чтения, реверсивный счетчик 6, первый вход 7 управления, !н)рвый элемент ИЛИ 8, первblé hоммутатор 9, второй коммутатор 10, второй э,ч< мент ИЛИ 11, триггер 12, эле ic! I I И 13. Второй 4 и и< .рвый 15 выходы у<.рзв !ения, второй 16 и третий 17 входы управления, вход 18 начальной установки, элем HT 19 задержки, элемент НЕ 20, Bòîðîé элемент И 21, одновиоратор 22, четвертый вход 23 управления и третий выход 24 управления.

Блок 1 памяти содержит накопитель 25, элементы И-ИЛИ 26, D-триггер 27, элементы

28 и 29 задержки, одновибратор 30 и элемент ИЛИ 31.

Триггер 12 содержит 1)-триггер 32 и элемент ИЛИ 33.

Усг»»HcTBO работает следук)щим образом.

Перед началом работы сигналом по входу 18 ill! IBльной установки с !етчик 4 адреса записи, счетчик 5 адреса ITcl ия, реверсивиый счетчик 6 и триггеры 27 и 32 устанавЛ ИВЗ )ОТС)! В IIУ „1СВ<ЛЕ СО(ТОЯНИЯ.

1,.

B положения, соответствующие требуемой величине блока Обмена, з имснно: при блоке обмена, равном 2 -единиц информации (где

К = — 1,.... i: и -- разрядность счетчиков 4—

6), коммутзт»р 9 устанавливается B положение, при котором к первому К-Входу триггера 12 подключатся выход К-го разряда счетчика 5 адреса чтения, а коммутатор 10 при эт О м <) с т к е н и (., I I p и к 01»ром на в.(оды элемента ИЛИ l l подключаются выходы К + 1,..., и разрядов реверсивного счетчика 6.

При вып»лнснии операции записи нз информационные входы 2 устройства подается информация, подлежащая записи, в collpoвождении импульса записи на первом входе 7 управления. Сип:ал на первом входе 7 управления устройства, воздействуя на первые входы элементов И-ИЛИ 26 и через элемент 28 задержки и одновибратор 30 нз вход управления накопителя 25, обеспечит подключеS

2О

ЗО

55 ние к адресным входам накопителя 25 выходных сигналов счетчика 4 адреса записи и запись по этому адресу данных с входных информационных шин 2 устройства. По заднему фронту сигналя на первом входе 7 управления устройства производится модификация содержимого счетчика 4 адреса записи и реверсивного счетчика 6, т. е. к их содержимому добавляется единицы. Запись последующих информационных посылок осуществляется аналоги но.

По накоплению в буферном запоминающем устройстве требуемого блока обмена на выходе элемента ИЛИ 11, т. е. на первом

Выходе 15 управления устройства, появляется высокий уровень си.нала. свидетельствующий о том, что устройство готово к выполнению операи,ии чтения данных.

При Необходимости п».!). ения блока данных приемник инф»р,:зции посылает сигнал на второй Вход 16 у,!рзвления устроис.гва, KOTOpbIH )!CTB!1B B lH BB(г Tp H»I (p I 2 B Bd H H H!Iное состояние. При этом нз втором Вых >де 14 управления устройства II»IIB.!!Håòcÿ высокий уровень сигнала, сви;;ете.)bcTBI i»IIII,й () том, что устройство выполняет оперзци)О чтения блока данных. Следует отмеrl<òü. io В это время устройство способно уд»влетворять и запросы на запись данны... С)дноврех!еÄ!lio с этим по переднему фронту сигнала Hd Bblходе трипера 12 через открытый Второй элсмент И 21 одновибрат»р 22 формирует сигнал, который воздейству(т нз вт»рыс входы элементов И-ИЛИ 26 и подключает к адресным входам накопителя 2) Выхо !Иые сиг:<злы счетчика 5 адрес: п(!IH";!. Ос<.ц(((тв.,яется чтение данных из изк»нит;,:.я 25 II» адресу, сформирован!!ому нз (:е! !Икс- 5;<др(са чтения на Bbхо!)libñ нпф»рмзцио:!Bbl< Вы3, стpo licTB

Приемник информации, считывая дз!!ные

Выходных иH(1)np)Id!ill»IIIIых Вх(.ТОВ 3 уcTройства, посыласт сигнал подтверждения н1эием з HB третий Вход / у!I pB B.1< íè я »Tройства, который пр»хо1ит через открытый элеме<п И 1,3 и моди(!)Ицирх(.т с)держ,<мое сч<. 1 чика 5 здре(3 чт< ни я (доб>!в, !I<<. Г я ница) и содержимое реверсивно! о сч T !èêB ) (вычитзетс,l единица,, и через элем l!T И.1И

31 сбрасывает в нул<)в»е с»стояние -.ригi<..р

27. После сброса сигнала на третьем Входе

i7 управления устроиствз через интерьа..

Времени, опреде !Яемый Вес!ичин»1< задержки элемента 19 задержки, на B»!xoдс формирователя 22 снова !к)явится сигнал. который

Воздействует пз третий вход управления бл»ка 1 памяти и обеспечива(п -пение таиных из следующей ячейки пако!!ителя 25. Oi!ep(I1278979 ция чтения данных продолжается до тех пор, пока не сосчитается весь блок данных, то есть 2"-единиц информации, после чего задним фронтом сигнала на R-входе триггера 12 последний устанавливается в нулевое состояние. При этом на втором выходе 14 управления устройства появится низкий уровень сигнала, свидетельствующий о том, что блок данных был выдан приемнику информации.

Однако приемник информации может ос- 10 тановить операцию чтения до момента окончания чтения блока данных. Это может быть вызвано, например, обнаружением приемником сбоя в работе своего оборудования или сбоя в информации, считанной из буферного запоминающего устройства. В этом случае приемник после поступления к нему запроса от буферного запоминающего устройства на прием информации направляет сигнал на четвертый вход 23 управления устройства. Сигнал на четвертом входе 23 управления устройства, поступая на второй R-вход триггера

12, сбрасывает его в нулевое состояние, одновременно этот сигнал через элемент ИЛИ 31 устанавливает в нулевое состояние триггер

27. После анализа причин возникновения и устранения сбоя приемник имеет возмож- 25 ность продолжить чтение предыдущего блока информации, начиная с последнего несчитанного им слова. Для этого приемник информации направляет сигнал на второй вход 16 управления устройства, по которому начинается операция чтения несчитанной части информации предыдущего блока обмена.

Чтение. информации из буферного запоминающего устройства при этом производится аналогично рассмотренному. Следует отметить, что для нормальной работы устройства сигналы на первом и третьем входах управления блока 1 памяти должны быть разнесены во времени.

Предлагаемое буферное запоминающее устройство обеспечивает и другие режимы обмена данными между источником и приемником информации. Так, например, при установке коммутатора 9 в положение, при котором R-вход триггера 12 подключается к выходу элемента ИЛИ 8, устройство также будет осуществлять обмен блока данных. Однако объем блоков информации будет непостоянным, так как считывание данных начинается при накоплении 2 -единиц информаК ции, а заканчивается по опустошению буферного запоминающего устройства.

Форму га изобретения

Буферное запоминающее устройство по авт. св. № 1176382, отличающееся тем, что, с целью повышения надежности устройства, оно содержит последовательно соединенные элемент задержки, элемент НЕ, второй элемент И и одновибратор, выход которого соединен с третьим входом управления блока памяти, установочный вход которого подключен к установочному входу устройства, а управляющий выход блока памяти является третьим выходом управления устройства, второй R-вход триггера подключен к четвертому входу управления блока памяти и является четвертым входом управления устройства, вход элемента задержки подключен к третьему входу управления устройства, второй вход второго элемента И подключен к выходу триггера.

1278979

Фиг 2

С оста в ител ь С. Шу с тенко

Редактор В. Данка Техред И. Верес Корректор А Обручар

Заказ 6847/54 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам Изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4 5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4