Устройство для управления доступом к памяти

 

Изобретение относится к области цифровой вычислительной техники, в частности к устройствам для сопряжения с памятью, и может быть использовано для построения систем с быстрой памятью. Целью изобретения является расширение функциональных возможностей устройства за счет организации приоритета по ииклу записи информации . Устройство содержит блок управления, блок формирования адреса, блок формирования зоны и блок памяти. Логика управления устройства обеспечивает более высокий приоритет сигналов записи в память по сравнению с сигналами чтения из памяти при одновременном поступлении обоих сигналов. 2 з.п. ф-лы, 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 G 06 F 13 16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Ф

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н АВТОРСНОМЪ СВИДЕТЕЛЬСТВУ (21) 3922225/24-24 (22) 03.07.85 (46) 07.01.87. Бюл. В 1 (72) В.Н.Бессмертный и В.С. Жижин (53) 681.3 (088.8) (56) Авторское свидетельство СССР

N- 881722, кл. G 06 F 3/04, 1981.

Авторское свидетельство СССР

У 556444, кл. G 06 F 13/06, 1979. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ДОСТУПОМ К ПАМЯТИ (57) Изобретение относится к области цифровой вычислительной техники, в частности к устройствам для сопря.Л0„, 1282147 А 1 жения с памятью, и может быть использовано для построения систем с быстрой памятью. Целью изобретения является расширение функциональных воэможностей устройства эа счет организации приоритета по циклу записи информации. Устройство содержит блок управления, блок формирования адреса, блок формирования эоны и блок памяти.

Логика управления устройства обеспечивает более высокий приоритет сигналов записи в память по сравнению с сигналами чтения из памяти при одновременном поступлении обоих сигналов.

2 з.п. ф-лы, 1 ил.

1 128214

Изобретение относится к цифровой вычислительной технике, в частности к устройствам для сопряжения с памятью, и может быть использовано для построения систем с быстрой памятью.

Цель изобретения — расширение функциональных возможностей устройства путем организации приоритета по циклу записи информации.

На чертеже представлена схема уст- 10 ройства.

Устройство содержит блок 1 формирования адреса, блок 2 фиксации зоны, генератор 3 импульсов, блок 4 памяти, блок 5 управления, распределитель б импульсов, информационный вход 7 устройства.

Блок 1 формирования адреса содержит первый счетчик 8, второй счетчик

9, коммутатор 10, элемент ИЛИ-НЕ 11. 20

Блок 2 фиксации зоны содержит триггер 12 и элемент 13 неравнозначности.

Блок 5 управления содержит четвертый 14 пятый 15, первый 16, второй 17, третий 18 триггеры, первый

19. и второй 20 элементы И-НЕ, элемент ИЛИ-НЕ 21.

Устройство работает следующим образом, 30

Блок 5 вырабатывает последовательность управляющих сигналов, ре— ализующую заданный алгоритм (эаписьсчитывание) работы с памятью, Синхронизация блока 5 осуществляется распределителем 6 и генератором 3.

Распределитель 6 представляет собой сдвиговый триггерный регистр, продвиже;.ие которого осуществляется се- 40 рией импульсов с выхода генератора

3. Однократная развертка распределителя 6 составляет цикл синхронизации, который может включать различное количество тактовых сигналов, например четыре: СИ 1,...,СИ 4. Информация, подлежащая записи в блок 4, привязывается к сигналу запуска на входе устройства и при необходимости может быть синхронизи- 50 рована сигналом с выхода триггера 14

isroKa 5. Сигнал запуска используется также для установки счетчиков 8 и 9.

Информация, снимаемая с блока 4 в цикле считывания, может быть синхронизирована сигналом с выхода элемента ИЛИ-HE 21 блока 5.

7 2

Синхронизация входной и выходной информации может быть реализована с помощью D-триггеров.

Распределитель б устанавливается в исходное состояние при подаче напряжения питания.

Исходному состоянию распределителя 6 соответствует единичный потенциал сигнала СИ 4, который устанавливает триггеры 16 и 17 в единичное состояние, которому соответствует положительный потенциал на их единичных выходах. Положительный потенциал с выхода триггера 16 открывает по одному из входов элемент И-НЕ 20 и устанавливает триггер 18 в нулевое состояние, которому соответствует потенциал на его инверсном выходе, этот потенциал является запрещающим для цикла записи в блоке 4. Единичный потенциал с прямого выхода триггера

17 поступает на вход элемента 13, уровень сигнала с выхода которого определяет зону записи или считывания.

Сигнал запуска, появляясь на входе узла 2, опрокидывает триггер 12, производя этим смену зоны записи на зону считывания °

С выходов генератора 3 на С-входы триггеров 14 и 15 соответственно поступают импульсы частоты записи и считывания, Приоритетом обращения к блоку 4 обладают импульсы частоты записи. Таким образом, если импульсы частоты записи и считывания приходят одновременно, то оба триггера 14 и 15 опрокидываются в единичное положение, при этом на выходе элемента 20 сохраняется единичный потенциал, а на выходе элемента 19 появляется нулевой потенциал, который поступает на D-вход триггера 16. Таким образом, при появлении синхроимпульса

СИ 1 на С-входе триггеров 16 и 17 триггер 16 опрокидывается в нулевое положение, а триггер 17 остается в единичном положении.

Единичный потенциал с инверсного выхода триггера 16 поступает в блок 1 и через элемент 11 поступает на вход блока 4, а также через коммутатор 10 подключает код адреса записи счетчика 8 к адресным входам блока 4.

Единичный потенииал с инверсного выхода триггера 16 сбрасывает триг1282147 гер 14 в исходное положение, а также поступает на Р-вход триггера 18 и с приходом синхроимпульса СИ 2 с распределителя 6 последний опрокидывается в единичное положение. 5

Нулевой потенциал, возникающий

:на инверсном выходе триггера 18, поступает на соответствующий вход блока 4, производя запись информации по D1-входу блока 4. 10

Синхроимпульс СИ 3, который можно использовать для синхронизации информации с ВО-выхода блока 4, на выход блока 5 не поступит, так как элемент 21 закрыт нулевым потенциалом с инверсного выхода триггера 17.

Следующий синхроимпульс СИ 4 устанавливает триггеры 16 и 18 в исходное состояние, при этом спад им- 20 пульса на единичном выходе триггера

18 производит смену кода записи в счетчике 8. Теперь в следующий цикл работы распределителя 6 с появлением синхроимпульса СИ 1 осуществляется процесс считывания, так .как на

D-вход триггера 17 поступает нулевой потенциал с выхода элемента 20, а на D-входе триггера 16 сохраняется единичный потенциал. 30

Таким образом, синхроимпульс СИ 1 следующего цикла опрокидывает триггер 17 в нулевое положение, а триггер 16 остается в единичном положении. Синхроимпульс СИ 2 сохраняет 35 единичный пот нциал на инверсном выходе триггера 18.

Единичный потенциал с инверсного

I выхода триггера 17 сбрасывает триг- гер 15, поступает в блок 1, через 40 коммутатор 1О подключает код адреса считывания счетчика 9 на адресные входы блока 4 и через элемент 11 производит выбор блока памяти, при этом на DO-выходе блока 4 появляется ин-. 45 формация считывания, которая может быть при необходимости синхронизирована синхроимпульсом СИ 3, который поступает на выход блока 5 через элемент 21. 50 Синхроимпульс СИ 4 устанавливает триггер 17 в исходное положение, при этом спад импульса на его инверсном выходе производит смену кода адреса считывания в счетчике 9. 55

Формула изобретения

1. Устройство для управления доступом к памяти, содержащее блок управления, генератор импульсов и распределитель импульсов, причем с первого по четвертый выходы распределителя импульсов подключены к входам с первого по четвертый блока управления, тактовый вход распределителя импульсов подключен к первому выходу генератора импульсов, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей устройства путем организации приоритета по циклу записи информации, в него введены блок формирования адреса и блок фиксации зоны, причем вход сброса блока формирования адреса и вход запуска блока фиксации зоны подключены к входу запуска устройства, тактовый вход блока формирования адреса подключен к первому выходу блока управления, адресный и стробирующий выходы блока формирования адреса и выход блока фиксации зоны подключены соответственно к младшим разрядам адресного входа, к входу выбора модуля и к старшему разряду адресного входа блока памяти, второй и третий выходы генератора импульсов подключены к пятому и шестому входам блока управления, с второго по пятый выхо;ы которого подключены соответственно к выходу устройства для подключения, к входу чтения записи блока памяти, первому и второму стробирующим входам блока формирования адреса и к управляющему входу блока фиксации эоны, причем блок фиксации зоны содержит триггер и элемент неравнозначности, вход запуска блока подключен к синхронизирующему входу триггера, нулевой выход которого соединен с первым входом элемента неравнозначности, второй вход и выход которого соединены соответственно с управляющим входом и выходом блока.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок управления содержит с первого по пятый триггеры, первый, второй элементы И-НЕ и элемент ИЛИ-НЕ, причем первый вход блока подключен к входам синхронизации первого, второго триггеров, второй, третий входы блока соединены соответственно с входом синхронизации третьего триггера и с первым входом элемента ИЛИ-HF., прямой и инверсный выходы третьего триггера соединены соответственно с первым, вторым выходами блока, инверсный выход первого триггера сое12821

Составитель С.Бурухин

Редактор С.Пекарь Техред М.Ходанич Корректор E.Ñèðîõìàí

Заказ 7269/49 Тираж 670 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 динен с информационным входом трстьего триггера,, с входом сброса четвертого триггера и с третьим выходом блока, инверсный выход второго триггера соединен с вторым входом элемента ИЛИ-НЕ, с входом сброса пятого триггера и с четвертым выходом блока, прямой выход второго триггера соединен с первым входом первого элемента И-НЕ и с пятым выходом блока, 10 четвертый вход блока подключен к единичным входам первого, второго триггеров, пятый, шестой входы блока подключены к входам синхронизации четвертого и пятого триггеров, информационные входы четвертого и пятого триггеров соединены с шиной логической единицы, выход элемента ИЛИ-НЕ соединен с шестым выходом блока, единичный выход четвертого триггера сое-20 динен с седьмым выходом блока и с вторым входом первого элемента И-НЕ, нулевой выход четвертого триггера и единичный выход пятого триггера соединены соответственно с первым и вторым входами второго элемента И-НЕ, третий вход которого соединен с единичным выходом первого триггера и с

47 6 входом сброса третьего триггера, выходы первого и второго элементов

И-НЕ соединены соответственно с информационными входами первого и второго триггеров.

3. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок формирования адреса содержит первый, второй счетчики, коммутатор и элемент ИЛИ-НЕ, причем вход сброса подключен к входам сброса первого, второго счетчиков, тактовый вход и адресный и стробирующий выходы блока подключены соответственно к счетному входу первого счетчика, к выходу коммутатора и к выходу элемента ИЛИ-НЕ, второй стробирующий вход блока соединен со счетным входом второго счетчика, с первым управляющим входом коммутатора и с первым входом элемента ИЛИ-НE, второй вход которого и второй управляющий вход коммутатора соединены с первым стробирующим входом блока, выходы первого, второго счетчиков подключены к первому, второму информационным входам коммутатора.