Вычислительная ячейка

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А1

„„SU„„1287145 (51)4 С 06 F 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3935578/24-24 (22) 14,06,85 (46) 30.01.87. Бюл, ¹- 4 (71) Ленинградское научно- производственное объединение "Буревестник (72) Ю, М. Монашкин (53) 681.325(088.8) (56) Патент Японии № 54-31939, кл, G 06 F 7/39, 1979.

Патент Японии ¹ 56-29306, кл. G 06 F 7/52, 1981. (54) ВЫЧИСЛИТЕЛЬНАЯ ЯЧЕЙКА (57) Изобретение относится к вычислительной технике. Изобретение позволяет расширить функциональные возможности ячейки за счет выполнения операций сложения (вычитания), что достигается введением в вычислительную ячейку с поразрядной обработкой чисел, содержащую регистр множителя 14, сумматор 15 и элементы задержки 2327, счетчика 1, регистра множимого

13, сдвигового регистра 12, триггера

16 знака множителя, элементов И 2-10, ИЛИ 11, И-ИЛИ 17-22. 2 ил,, 1 табл.

I 2871

Изобретение относится к вычислительной тс.хнике и предназначено для одновременно! о выполнения операций

:;=v у+г,, !==->х у над двухразрядными

\ числами, поступающими в последовательном дополнительном коде младшими разрядами.

Целью изобретения является расширение функциональных возможностей за счет выполнения операции сложения.

На фиг. 1 представлена схема вычислительной ячейки; на фиг, 2 — пример соединения трех вычислительных ячеек.

Вычислительная ячейка (фиг. 1) со- !5 держит счетчик 1, первый — девятый элементы И 2-10, элемент ИЛИ 11, регистр 12 сдвига, регистр 13 множимого, регистр 14 множителя, сумматор

15, триггер 16, первый — шестой элементы И-ИЛИ 17-22, первый — пятый элементы 23-27 задержки, вход 28 результата операции, вход 29 знака мно— жителя, вход 30 инверсного знака мно25 жителя, первый и второй входы 31 и 32 разрешения преобразования в дополнительный код, вход 33 множимого, вход

34 множителя, вход 35 частичного произведения, вход 36 слагаемого, вход

37 разрешения счета, выход 38 частич30 ного произведения, выход 39 инверсного знака множителя, выход 40 знака множителя, первый и второй выходы 41 и 42 разрешения преобразования в дополнительный код, выход 43 множителя, выход 44 сигнала начала коррекции, выход 45 множимого, выходы 4647 старшего и младшего разрядов результата ячейки.

Пример построения (фиг, 2) для трех вычислительных ячеек 48, — 489 позволяет осуществить соединение этих ячеек. Идентичность всех ячеек позволяет изменять разрядность обрабатываемых данных путем подключения дополнительных схем.

Регистры сомножителей и счетчика являются двураэрядными, что позволяет построить ячейки двухразрядными и организовать поразрядный вывод результата операции с задержкой на один такт по отношению к поразрядному вводу операндов.

В ячейках осуществляется одновременное выполнение операций умножения и сложения (вычитания).

Двухразрядный счетчик 1 служит для управления вводом одноразрядных сом45 2 ножителей в элементы задержки 26 и 27 и регистры 13 и 14 хранения множимого и множителя, Счетчики осушествляют счет до трех (код "11") и включаются в работу последовательно, сначала работает счетчик первой ячейки, затем — второй и т,д.

Одноразрядные элементы 26 и 27 задержки служат для последовательной передачи разрядов множимого и множителя.

Двухразрядные регистры 13 и 14 хранения множимого и множителя служат для записи и хранения двухразрядных сомножителей °

Работа элементов 26 и 27 и регистров 13 и 14 описывается таблицей переходов:

@ ь

Q й! Q" Р

6 Т Я! 1 1

-6 5

01.6

Q, 4 Б б

П р и м е ч а н и е, Q Q. — сос2 тояние триггеров счетчика i-й вы— числительной ячейки; Q"-Q Q-Q

5> 8 состояния элементов памяти регистров

13 и 14 i é ячейки; Q Q — состояния

6 - 9 элементов задержки 26 и 27 1-й ячейки; Q Q — состояния элементов задержки 26 и 27 (i-1)-й ячейки, Триггер 16 знака множителя, элементы 17 и 18, 2 и 11 служат для преобразования дополнительного кода мно- жимого в прямой при коррекции результата операции. !

Коррекция заключается в умножении значения знакового разряда множителя на значение множимого в прямом коде, Если состояние триггера !6 Q =О, то с выходов элементов И-ИЛИ 17 и .18 снимается код регистра 13 множимого, при Q, ==! на выходах элементов И-ИЛИ з

17 и !8 снимается дополнительный код регистра 13 множимого (т.е, дополни— тельный код от дополнительного кода регистра 13). Во время коррекции знак множителя размножается триггерами 16 каждой ячейки последовательно, 3 1287

Комбинационный семивходовый сумматор 15 служит для формирования частичной суммы i — и ячейки, которая эа— держивается на один такт элементами

23-25 задержки. 5

Четырехразрядный сдвиговый регистр 12 служит для хранения результата операции и позволяет реализовать выражения вида Я=Ех у, Так как ь регистры 12 каждой ячеики соединяют- 10 ся последовательно, то регистры всех вычислительных ячеек составят один

2п-разрядный сдвиговый регистр. Этот регистр служит для ввода и хранения

2п-разрядного результата операции в текущем цикле обработки операндов.

Для этого необходимо выход 47 первой ячейки соединить с входом 28 первой ячейки, Все элементы памяти строятся по 20 двухступенчатой схеме с входами

S (D) сброса R и общим входом .синхронизации, При обработке и разрядных чисел со знаком устройство должно состоять

Il из 1 — (схем.

Устройство работает следующим образом.

Предварительно все элементы памяти устройства устанавливаются в нулевое состояние.

На входы 30, 31 и 37 первой ячейки подается сигнал "1", а на вход

32 — сигнал "0". Вход 35 первой ячей-35 ки соединяется с выходом 47 второй ячейки. В течение и-1 тактов работы устройства на входах 29 и 30 первой ячейки будут присутствовать сигналы соответственно "0" и "!". Начиная с 40 и-го такта работы устройства на входах 29 и 30 первой ячейки будут присутствовать сигналы, соответствующие значению знакового разряда множителя, 45

В течение первых п тактов работы устройства на входы 33 и 34 первой ячейки последовательно, начиная с младших разрядов, поступают сомножители, а в течение вторых и тактов на 50 вход 36 первой ячейки поступает также последовательно, начиная с: младших разряцов, слагаемое. Если слагаемое имеет длину 2п разрядов, то оно поступает в течение 2п тактов,55

Знак множителя на вход 29 первой ячейки подается после вычисления Il разрядов результата операции и фор145 4 мируется элементом И 9 одной из ячеек устройства. Конкретный элемент

И 9, выход которого является сигналом начала коррекции результата операции, определяется разрядностью операндов. Так, при п=6 используется элемент И 9 второй ячейки.

При сигнале синхронизации Т=1 (на схеме не указан) осуществляется формирбвание одноразрядного результата операции, представленного в дополнительном коде и снимаемого с выхода 47 первой ячейки.

При Т=О осуществляется ввод операндов и изменение состояний элементов памяти устройства.

При реализации операций умножения с накоплением вход 28 первой ячейки соединяется с выходом 47 первой ячейки, а выход 38 последней — с входом

36 первой ячейки, Для получения действительного произведения сомножителей, представленных в дополнительных кодах, необходимо знаковый разряд множителя перемножать на каждый разряд множимого, представленного в прямом коде. В этом заключается коррекция псевдопроизведения в устройстве, Коррекция псевдопроизведения начинается с момента установки триггера 16 знака первой ячейки. С этого момента знаковый разряд множителя, который как и предыдущие его разряды поступает на элемент 27 задержки, умножается последовательно на преобразованное в прямой код множимое.

Последовательное преобразование кода множимого, начиная с младшего разряда, обусловлено последовательным распространением знака множителя (начиная с и-го такта работы устройства) с помощью триггера 16 знака множителя каждой двухраэрядной ячейки умножения.

Знак произведения определяется по значению (2 -1)-го разряда результата операции. Снимается результат операции вместе со знаком с выхода 47 первой вычислительной ячейки.

Слагаемое подается на вход 36 первой ячейки, включая и знаковый разряд. Сложение осуществляется в дополнительных кодах по всем разрядам., включая и знаковые разряды. Для получения правильного результата операции z=x-y+g в дополнительном коде, 1287145 необходимо исключить следующие два случая: х у 0, Е-0 их v+e>,1; х ус0, рс0 и 1х y+g >1, В этих случаях возникает переполнение разрядной сетки и результат оказывается неверным, I

Бо всех остальных случаях результат операции правильный.

Случаи, приведенные вьппе, исключаются с помощью соответствующего масштабирования операндов.

Формула изобретения

Вычислительная ячейка, содержащая регистр множителя, два элемента И, пять элементов задержки, сумматор, причем выход старшего и младшего разрядов суммы сумматора соединены с входами первого и второго элементов задержки, выходы которых являются выходами старшего и младшего разрядов результата ячейки, выход переноса сумматора соединен с входом третьего элемента задержки, выход которого соединен с входом переноса сумматора, отличающаяся тем, что, с целью расширения функциональных возможностей за счет выполнения операции сложения, в нее введены семь элементов И, триггер, счетчик, регистр множимого, регистр сдвига, шесть элементов И-ИЛИ и элемент

ИЛИ, причем вход сдвига регистра сдвига является входом результата. операции ячейки, выход регистра сдви-. га является выходом частичного произведения ячейки, вход знака множителя ячейки соединен с информацион--. ным входом триггера и с первым и вторым входами первого элемента ИИЛИ, третий вход которого является входом инверсного знака множителя ячейки, первый вход разрешения преобразования в дополнительный код ячейки соединен с четвертым входом первого элемента И-ИЛИ, с первыми входами первого элемента И и второго элемента И-ИЛИ, второй вход разрешения преобразования в дополнительный код ячейки соединен с первым входом элемента ИЛИ, с пятым входом первого элемента И-ИЛИ и вторым входом второго элемента И-HJIH вход множимого ячейки соединен с первыми входами второго, третьего и четвертого элементов И, с первым. входом третьего элемента И-ИЛИ и первым и вторым

ЗО

:;;5 сЯ

55 входами четвертого -элемента И-ИЛИ, вход разрешения счета ячейки является первым Hxoдом пятого элемента ИИЛИ и соединен с вторым входом пятого элемента И-И !И, выход которого соединен со счетным входом счетчика, инверсный выход первого разряда которото соединен ;: третьим входом пятого элемента И- IIH, с вторым входом третьего элемента И, с первым входом пятого элемепа И и вторым и третьим входами третьего элемента И вЂ И, выход которого соединен с первым информационным входом сумматора, пря-. мой выход первого разряда счетчика

c.î åe;ä.tèHíHå í Hс вторыми входами второго и четвертого элементов И, первыми входами шестого,. седьмого, восьмого и девятого элементов И, с четвертым входом третьего элемента И-ИЛИ, третьим входом четвертого элемента ИИЛИ и первым входом шестого элемента

И-ИЛИ, инверсный выход второго разряда счетчика соединен с четвертым входом пятого элемента И-ИЛИ, с третьим входом второго элемента И, с вторым входом седьмого элемента И и пятым входом третьего элемента И-ИЛИ, прямой выход второго разряда счетчика соединен с третьими входами третье"o и четвертого и вторыми входами пятого, шестого, восьмого и девятого элементов И, с вторым входом шестого элемента И-ИЛИ, с четвертым входом четвертого элемента И-ИЛИ и с шестым и седьмым входами третьего элемента

И-ИЛИ, вход множителя ячейки соединен с третьими входами пятого, шестогс и седьмого элементов И, с восьмым входом третьего элемента И-ИЛИ и третым и четвертым входами шестого элемента И-ИЛИ, инверсный выход триггера соединен с третьим входом второго элемента И-ИЛИ и является инверсным вьходом знака множителя ячейки, прямой выход триггера является прямым выходом знака множителя ячейки и соединен с четвертым и пятым входами второго элемента И-ИЛИ, выходы второго и третьего элементов И соединены с информационым входом первого и второго разрядов регистра множимого, инверсный выход первого разряда которого соединен с шестыми входами первого и второго элементов И-ИЛИ и вторым входом первого элемента И, выход которого является первым выходом разрешения и преобразования в дополнительный код ячейки, прямой выход!

28 гг Ç

hag

Ею

7я

Составитель Н, Маркелова

Техред Д.Олейник

Редактор А. Лежнина

Корректор М, Демчик

Заказ 7718/52 Тираж 694

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 первого ра:зряца perистра множимого соединен с седьмым входом второгo и седьмым и восьмым входами первого элементов И-ИЛИ и вторым входом элемента ИЛИ, выход которого является вторым выходом разрешения преобразования в дополнительный код ячейки, инверсный выход второго разряда регистра множимого соединен с третьим входом первого элемента И и восьмым и девятым входами второго элемента

И-ИЛИ, выход которого соединен с пятым и шестым входаМи шестого элемента И-ИЛИ, выход которого соединен с вторым информационным входом сумматора, прямой выход второго разряда регистра множимого соединен с десятым и одиннадцатым входами второго элемента И-ИЛИ и третьим входом эле— мента ИЛИ, выход первого элемента

И-ИЛИ соединен с девятым входом третьего элемента И-ИЛИ, десятый вход которого соединен с выходом четвертого элемента задержки и является выходом множителя ячейки, выходы шес7! 45 8 того и четвертого элементов И соединены соответственно с входами четвертого и пятого элементов задержки, I выход пятого элемента задержки сое5 динен с третьим входом девятого элемента И и является выходом множимого . ячейки, выходы пятого и седьмого элементов И соединены с информационным входом первого и второго разрядов

10 регистра множителя, выход первого разряда которого соединен с четвертым входом девятого элемента И, выход которого соединен с третьим информационным входом сумматора, чет15 вертый информационный вход которого соединен с выходом четвертого элемента И-ИЛИ, пятый и шестой входы которого соединены с выходом второго разряда регистра множителя, входы сла20 гаемого и частичного произведения ячейки являются пятым и шестым информационными входами сумматора, выход восьмого элемента И является выходом сигнала начала коррекции ячей .—

KH*