Устройство микропрограммного управления

 

Изобретение относится к области . вычислительной техники и может быть использовано для выборки многоиндексных данных, в частности, для формирования адресов при выполнении быстрого преобразования Фурье. Цель изобретения - сокращение оборудования устройства при обработке индексированных данных путем совмещения оборудования для счета состояний и формирования и запоминания адресов возвратов. Устройство содержит блок памяти адресов возвратов, блок памяти микрокоманд, сумматор, три ре- , гистра, дешифратор адреса, группу п триггеров, два коммутатора, блок формирования адреса микрокоманды, шифратор смещения возврата, блок сдвига , инкрементор, группу элементов И, элемент ИЛИ - НЕ, дешифратор микрокоманд . Введение трех регистров, дешифратора нулевого смещения, группы элементов И, блока формирования адреса микрокоманды, дешифратора микрокоманд, формирователя смещения возврата и блока сдвига обеспечивает достижение цели. 5 ил,, 5 табл. (5 (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН ио 4 С 06 F 9/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

4ф

°:î j

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3908279/24-24 (22) 17. 06. 85 (46) 30. 01. 87. Бюл, ¹ 4 (71) Специальное конструктор скотехнологическое бюро Физико-механического института им. Г, В„ Карпенко (72) А. Л, Ланцов (53) 681. 3(088. 8) (56) Авторское свидетельствво СССР

¹ 807290, кл, G 06 F 9/22, 1978.

Автор ско е свидетельство СССР

¹ 1239715, 1985. (54) УСТРОЙСТВО МИКРОПРОГРАИ11НОГО

УПРАВЛЕНИЯ (57) Изобретение относится к области . вычислительной техники и может быть использовано для выборки многоиндексных данных, в частности, для формирования адресов при выполнении быстрого преобразования Фурье. Цель

„„SU„„ I 287156 А 1 изобретения — сокращение оборудования устройства при обработке индексированных данных путем совмещения оборудования для счета состояний и формирования и запоминания адресов возвратов. Устройство содержит блок памяти адресов возвратов, блок памяти микрокоманд, сумматор, три ре-, гистра, дешифратор адреса, группу и триггеров, два коммутатора, блок формирования адреса микрокоманды, шифратор смещения возврата, блок сдвига, инкрементор, группу элементов

И, элемент ИЛИ вЂ” НЕ, дешифратор микрокоманд. Введение трех регистров, дешифратора нулевого смещения, группы элементов И, блока формирования адреса микрокоманды, дешифратора микрокоманд, формирователя смещения возврата и блока сдвига обеспечивает достижение цели. 5 ил,, 5 табл.

1287

Изобретение относится к вычислительной технике и может быть использовано для выборки многоиндексных данных, в частности для формирования адресов при выполнении быстрого пре5 образования Фурье и при реализации цифровы х фильтров °

Целью изобретения является упрощение устройства при обработке индексированных данных за счет совме- 10 щения оборудования для счета состояний и формирования и запоминания адресов возврата.

На фиг. 1 показана схема предлагаемого устройства; на фнг. 2 — схема блока исполнительного адреса; на фиг, 3 — схема шифратора смещения возврата; на фиг. 4 — схема блока сдвига; на фиг. 5 — пример использования устройства. 20

Устройство (фиг. 1) содержит блок 1 памяти адресов возвратов, блок 2 памяти микрокоманд, сумматор

3, регистры 4-6, дешифратор 7 адреса, группу триггеров 8, коммутаторы

9 и 10, блок 11 формирования адреса микрокоманд, шифратор 12 смещения возврата, блок 13 сдвига, инкрементор 14, группу элементов И 15, элемент ИЛИ-НЕ 16, дешифратор 17 микрокоманд, синхровход 18 устройства, вход 19 команд устройства, вход 20 начальной установки устройства, выход 21 устройства . 35

Шифратор 12 смещения возврата (фиг, 3) состоит из элемента 22 и блоков 23 и 24 памяти старших и младших разрядов смещения, Блок 13 сдвига (фиг. 4) содержит 40 группу элементов И 25, элемент И 26, элемент ИЛИ 27, циклический сдвигатель 28, регистр 29, На фиг. 5 изображено предлагаемое устройство 30, сумматоры 31 и 45

32, регистры 33 и 34, коммутатор 35, выход 36 адреса микрокоманды, вход

37 начального адреса.

Все регистры, входящие в состав устройства синхронного типа, изменя- 50 ют свое состояние по положительному фронту синхроимпульса, Блок 1 памяти адресов возвратов представляет собой двухадресное оперативное запоминающее устройство 55 (ОЗУ), позволяющее осуществлять параллельное чтение и запись по произвольным адресам, Примером тако-го ОЗУ может служить ИС КР1802ИР1.

156 2

Блок 1 используется н качестве стека, в каждой ячейке которого с помощью регистра 6 и инкрементора

14 организуются счетчики. Состояние

9, выбранное при чтении ячейки, совместно с состоянием Р регистра 4 используется далее для адресации блока 2 памяти макрокоманд.

Управляюшие слова на выходе блока памяти 2 имеют формат:

ipe 6A — смещение содержимого регистра 4 при входе в подпрограмму;

U — одно би то вый у пр авл яющий признак;

Y — выходное слово, Сумматор 3 вместе с регистром образуют указатель стека, Регистры 4 и 6 используются для задержки на такт адреса записи и состояния S сформированного инкрементором 14, Элементы 7 — 9 используются для определения начального момента накопления в ячейках, выбираемых из блока 1, Триггер 8, соответствующий ячейке, в которой при следующем обращении должно быть начато новое накопление, устанавливается в состо— яние "1", Установка триггера 8 в это состояние производится либо по общему сигналу 20 начальной установки, либо по команде, поступающей с выхода 2 блока 2 памяти. В первом случае происходит общая установка всех триггеров, а во втором — только выбранного сигналом с дешифратора 7. Одновременно с выборкой 1.-го триггера 8 происходит подключение его по выходу через коммутатор 9 к управляющим входам элементов 15.

Если обращение к определенной ячейке блока 1 происходит в начальный момент накопления, то соответствующий триггер 8 оказывается в состоянии "1" и остается в нем до окончания такта, В результате на управляюпцлх входах элементов 15 действует запрет и на входе инкрементора 14 будет находиться нулевой код. После окончания такта выборки указанной ячейки в случае наличия на выходе 2 состояния "0" соответствующий триггер 8 по заднему фронту выходного сигнала дешифратора 7 переходит в состояние "0, Далее при каждом последующем обращении к той же ячейке

12871

3 триггер 8 будет оставаться в состоянии "0" пока вновь не поступит сигнал входа 20 начальной установки или состояние "1" на выходе 2, Блок 11 формирования адреса микро5 команды предназначен для формирования из кода V программы, поступающего на вход 19, состояния P регистра 4 и состояния 3 ячейки, выбранной в блоке 1, адреса чтения 10 в блоке 2, В табл. 1 приведен пример получения адреса микрокоманды, где каждая строка представляет собой определенный адресный формат, Из данных табл. 1 видно, что первые 15 два разряда 4 и Ц образуют первые

2 два разряда адреса и задают разрядность компонент P и S, считываемых соответственно с регистра 4 и блока 1, В результате достигается более полное использование памяти в блоке

2 в зависимости от диапазонов изменения P и S, Например, если глубина вложения подпрîrpамм равна трем, максимальное число управляющих слов 25 в каждой из подпрограмм не превышает семи, что наиболее полно память будет использована в программе с Ч =1;

Ч =1, Если же указанную программу поместить в область памяти с Ф =0 30

1 9 Ч = О, то по крайней мере 32 ячейки окажутся неиспользованными.

Элементы 12 и 13 используют для

oprанизации возврата иэ подпрограммы и служат для формирования необ- 35 ходимого смещения относительно содержимого регистра 4. В. отличие от традиционного возврата, сводящегося к изменению на единицу указателя стека адресов возврата, т,е. исполь- 40 зованию фиксированного смещения, равного единице, здесь возможно получение сквозного возврата через ряд вложенных друг в друга подпрограмм, если в каждой из них последней коман- 45 дой служит команда перехода на подпрограмму. В этом случае адресное смешение оказывается равным длине сквозного перехода. Для обеспечения такого перехода используется блок 13 50 сдвига, который управляется следующим образом.

При входе в подпрограмму, для которой смещение адреса в регистре

4 должно быть равно ьА, производится сдвиг в блоке 13 влево на h,А разрядов. В освобождающиеся разряды при этом вводятся нули ° Если вход в подпрограмму производится в последней команде внешней подпрограммы9 то на месте первого (младшего) освобождающегося разряда в блок 13 вводится единица, а на место последующих р аз рядов — нули. При воз вр ате из подпрограммы с помощью формирователя 12 анализируется число непрерывно следующих на выходе сдвигателя единиц, начиная с крайнего правого разряда. Если число таких единиц равно q, то производится сдвиг содержимого блока 13 сдвига íà q+1 разряд вправо, Например, если исходное состояние в блоке 13 имеет виД

00110100, то при входе в подпрограмму по промежуточной команде со смещением

1 А=1 получаем следующее выходное состояние блока 13 сдвига

0 1 1 0 1 0 0 09 (1) а при входе по последней команде—

0 1 10 100 1 (2)

Тогда возврат из подпрограммы, находящейся в состоянии (1), будет сводиться к сдвигу вправо на один разряд

00110100, а при возврате из состояния (2) — к сдвигу вправо на два разряда

00011010, Блок 13 сдвига выполнен в виде параллельного регистра 29 и циклического сдвигателя, 28, что позволяет обеспечить выполнение произвольного сдвига за один такт, Для упрощения схемы сдвигателя 28 последнее реализует сдвиги только в одну сторону — влево. Сдвиг вправо на q разрядов заменяется циклическим сдвигом на и-q разрядов, где n — разрядность реги стра 29 ° При этом выбор обычного или циклического сдвигов осуществляется путем управления цепью циклического переноса с помощью группы элементов И 25 и элемента И 26, Ввод единицы при входе в подпрограм му по последней команде производится через элемент ИЛИ 27, Дпя вычисления требуемоro смещения при возврате из подпрограммы используется формирователь 12, На фиг, 3 показан пример выполнения блока 12 для случая n=8 в виде двухступенчатого формирователя, где блоки 23 и 24 могут быть

12871 реализованы в ниде постоянного запоминающего устройства (Г!ЗУ) íà 16 слов по 3 разряда каждый, Если в качестве таких ПЗУ использовать

ИС К155РЕЗ, имеющих по. выходу от— крытый коллектор, то их настройка может быть представлена на табл ° 2, где на вход 13 и вход 13 поступает

1 по четыре старших и младших разря— дов, считываемых с выхода блока 13 1р сдвига, При достижении на входе 13 четырех единиц на выходе элементы

И 22 формируется сигнал разрешения, включающий ПЗУ 24 (до этого этот

ПЗУ был отключен и на его выходе f5 был код 1!11), Устройство работает следующим образом. В исходном состоянии по сигналу начальной установки 20 все триггеры 8, устанавливаются в "1", 2р а регистры 4 и 5 устанавливаются в состояние "0", Синхроимпульсы на входе 18 при этом отсутствуют, Запуск устройства производится уста— новкой на входе 19 кода Ч вызывае- 25 мой программы. Этот код далее сохраняется на все время выполнения данной программы. Одновременно в устройство подаются синхроимпульсы,, При этом, поскольку все триггеры 8 Зр были установлены в состояние "1", передача через элементы И 15 блокируется, В результате на выходе блока 1 1 формируется адрес, в котором поля P u S оказываются равными нулю, По этому адресу выбирается первое слово программы, Далее работа устройства будет протекать в зависимости от реализуемой команды внутреннего управления, определяемой 4р значениями дА и U, СЧЕТ (дА=О, U=O), В текущем такте коммутатор 10. связывает выход 2

2 с входом сумматора 3, так как дА=О, то на входе регистра 4 оказывается старое значение Р, В следующем такте в регистр 6 записывается увеличенное на 1 состояние S считанное из блока 1 в предыдущем такте, Регистр 5 при этом сохраняет свое старое содержимое, В результате запись в блок 1 памяти происходит в ту же ячейку, из которой ранее производилось чтение, что приводит к накоплению (счету) результата в рассматриваемой ячейке.

ПРОМЕЖУТОЧНЫЙ ВХОД В ПОДПРОГРАММУ (дАфО, U=O). То же, что и при команде СЧЕТ, но поскольку ь ЛфО, 56 6 то н регистре, 4 будет установлен новый адрес, Одновременно в текущем такте элементы И 25 и 26 оказываются закрытыми и на входе сдвигателя 28 образуется сдвинутое влево на дА разрядов содержимое регистра 29, В следующем такте это содержимое устанавливается в регистре 29.

ГРАНИЧНЫЙ ВХОД В ПОДПРОГРАММУ (дАфО, U= 1 ), Выполнение этой команды аналогично предыдущей команде, Дополнительно при сдвиге в сдвигателе

28 через элемент ИЛИ 27 в первый освобождающийся разряд по входу 17

1 вводится единица. Кроме того, поскольку в текущем такте на D-входы триггеров 8 поступает признак U=l то в следующем такте соответствующий триггер 8 установится в состояние

"1", В результате следуюцее обращение в рассматриваемую ячейку будет происходить так же, как и после сигнала начальной установки 20, ВОЗВРАТ ИЗ ПОДПРОГРАММЫ (дА=О, U=l), В текущем такте с помощью шифратора 12 формируется в дополнительном ходе число д А = 1 — (-q)o где q — число непрерывно следующих единиц, начиная с крайнего правого разряда в регистре 29. Это значение через коммутатор 10, переключенный сигналом 17, поступает на вход сумматора 3 и на вход блока 13 сдвига.

В следующем такте в регистре 4 устанавливается адрес

А = А — (с +1), а в регистре 29 — сдвинутое влево на

q+1 разряд старое содержимое того же регистра, а в соответствующем триггере 8 — состояние "1", Для остановки устройства в последней команде программы., в поле: управляющего слова вводится признак конца, по которому в устройство прекращается подача синхроимпульсов, Рассмотрим пример, иллюстрирующий применение предлагаемого устройL ства.

Использование устройства связано с формированием адресов поворачивающих множителей в процессе вычисления быстрого преобразования Фурье, Пользуясь известной методикой быстрое преобразование Фурье одномерной последовательности на интервале

1287156 разбивается н У,, считыс выходов 2! представить — s,e, W W

1 02 41

) (3 1)

Ъ З 4 °

2; Ы =3; - =2, учим следующие

Q = 6;

Q- =6

Ъ 1!! !1 г! !! -!

+С Ы ° ° ° ° 1С12 $

+...+

W = ехр (-2I(i/ä }, 50

< = d,d2, °,,с „, можно следующей формулой:

Х(84,...,S4)= e=7

В, п-!4 !- — S

1! -1

° ° У

7 W""" -" X(1 i...,1„), е„=о где 1,..., I „— пер еменные, кодирующие номер (исходной последовательности согласно выражения

2 2 3

+ 7. °

Е ° ° ° -"n -1 " !! 4

Б ...,, S„— переменные, кодирующие номер спектральной компоненты согласно выражению

11 — комплексные коэффициенты вида а выражения f имеют вид

=c(;, I; M S„

1-1 „., К „1+1 "

el

Множители W называют поворачивающими множителями, Полагая, что в памяти они упорядочены согласно

1 т.е. их адрес может быть вычислен по формуле А = A„+f где А — начальный адре с, з адача выборки их будет сводиться к вычислению выражения А, При n=4 имеем следующие выражения для f:

f 1 (83d.» S, Рассмотрим пример вычисления адреса А = А +й, с использованием показ анного на фиг. 5 арифметическо го устройства, состоящего из элементов

31-35, где 21, — разрешение записи в регистры 33 и 34, Для управления указанным арифметическим устройством используют ся три опер ации, представленные в табл, 3, где Р1 состояние регистра 33, à P "

1„-1) состояние регистра 34, считанные в предыдущем такте; А„- начальный адрес; У; У в управляющем слове блока 2. Тогда программа вычисления адреса А +f. может н быть представлена в виде табл. 4, где Y(f; ) — поле в i II операции при

35 вычи слении f, кот ор ое

1 на три подполя Y,,У ваемые соответственно

21 и 21„ ° !

Значения

J выр ажениям

Q24 =d.! CLI d4 (8З 4 = 4 "Э 4 ("2 вычисляются согласно.

Если поло11мть 1111= д 3р то для Q IIQJI

J эначения .

4 4

Q = 2; Q = — 4;

2Э

Q = — 14; Q, = — 1О

Динамика вычисления поворачивающихся множителей (их адресов) представлена временной диаграммой в виде табл, 6, где показан случай для второй итерации f и где принято для простоты AÄ=0. Кружками в табл. 5 помечены состояния Sр, выбранных в блоке 1 в рассматриваемом такте ячеек (Р=0,1,2,3), а символом Х— неопределенные состояния, В зависимости от номера такта выполняются следующие команды: в тактах с нечетными номерами — ВОЗВРАТ ИЗ ПОДПРОГРАММЫ, в тактах 2,8,12,14,18,20,24, 26 и 32 — ПРОМЕЖУТОЧНЫЙ ВХОД В ПОДПРОГРАММУ, а! в остальных — ГРАНИЧНЫЙ

ВХОД В ПОДПРОГРАММУ, Формула изобретения

Устройство микропрограммного управления, содержащее блок памяти микрокоманд, блок памяти адресов возвратов, дешифратор адреса, первый и второй коммутаторы, группу и триггеров и инкрементор, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства при обработке индексированных данных за счет совмещения оборудования для счета состояний и формирования и запоминания адресов возвратов, устройство содержит с первого по третий регистры, элемент ИЛИ-HE дешифратор микрокоманд, шифратор смещения возврата, первую группу элементов И, блок формирования адреса микрокоманды, блок сдвига, содержащий четвертый регистр, первый элемент И, элемент

ИЛИ, вторую группу элементов И и циклический сдвигатель, причем вход

9 -!28 началь.ной установки устройства сое11 ди нен с входами установки в О перного, второго и четвертого регистII If ров и с входами установки в триггеров группы, выходы которых соединены с информационными входами первого коммутатора, выход которого соединен с первыми входами элементов И первой группы, выходы которых соединены с группой информационных входов инкриментора и первым входом блока формирования адреса микрокоманды, второй вход которого соединен с входом команды устройства, синхровход которого соединен с входами синхронизации с первого по четвертый регистров и дешифратора адреса, вход которого соединен с первым информационным входом сумматора, входом адреса чтения блока памяти адресов возвратов, информационным входом второго регистра, информационным выходом первого регистра и третьим входом блока формирования адреса микрокоманды, выход которого соединен с входом адреса блока памяти микрокоманд, выход поля операционной части микрокоманды которого соединен с выходом операции устройства, выход поля смещения адреса блока памяти микрокоманд соединен с входом элемента ИЛИ-НЕ и первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом шифратора смещения возврата, вход которого соединен с выходом четвертого регистра информационный вход которого соединен с выходом циклического сдвигателя, вход управления сдвигом которого соединен с вторым информа— ционным входом сумматора и выходом второго коммутатора, вход управления которого соединен с первыми входами элементов И второй группы, первым входом элемента И и первым выходом дешифратора микрокоманды, второй выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента И, второй вход которого соединен с выходом младшего разряда четвертого регистра, выход элемента ИЛИ соединен с входом переноса в младший разряд циклического сдвигателя, входы параллельной загрузки которого соединены с выходами старших разрядов

7)56выход1 которых соединены с входами переноса в старшие разряды циклического сдвигателя, выход элемента

И-НЕ соединен с первым входом дешифратора микрокоманды, второй вход

5 которого соединен с выходом признака возврата из подпрограммы блока памяти микрокоманд и с входами установки в "1" триггеров группы, !

0 информационный выход и выход переноса инкриментора соединен соответственно с информационным входом третье го ре ги стра и входом пер ено са сумматора, выход которого соединен с информационным входом первого регистра, выход второго реги стра соецинен с входом адреса чтения блока памяти адресов возвратов, выход которого соединен с вторыми входами

20 элементов И первой группы, выход третьего регистра соединен с информационным входом блока памяти адресов возвратов, выходы дешифратора адреса соединены с синхровходами группы триггеров.

Таблиц а 1

О О 4

О 1 Р

1 О

Т аблица 2

Выход

ПЗУ 24

0000

1 1 1

О 1 1

000 1

ОО1О

С011

О 100

О 1 О

О 1 1

1 1 О

1 1 1

О О 1

1 О 1

О 1 1 четвертого регистра и вторыми входами элементов И второй группы, Выходные разряды блока 11

301 2 34 5 6 7 8 9!

287156!

Продолжение табл. 2

Продолжение табл. 2

1 3

1 l 1 О

1 1 I I

1 1 О

О 1

1 1 !

1 1 1

1 00

Таблица 3

) 1 1!

О

2 3

1 1 О

О 1 I

1 1 1

1 (n -i )

О О 1

1 О 1 (Ь-1) 1Ь-1)

Р +Р

О 1 О

0 1 1

1 1 1

P +QА, 10 20

110

Таблица 4

v(t,) v(f ) Р S ьА U х х 1 х х О 1 О

О О О 1 1

3 О 1 О 1

Х Х О

3 1 1 1 1 Х Х О

2 О 2 1 О 1 О О

О Qf О

О Q 0

1 О 3 О О

1 1 3 Х О аблица5

® (!) О! 01 OI (!) OI I! y х) 1 (!) 2 ? 2 Ф 1 Ol 2 2 2 Ог I О! г х х х х x Qx 1 1 l ! ! 1 О! х х х х х х х х х х х ф

1 1 1 1 1 1 1 I 1 1 1 1 1 1 1 1 I I

1 1 О 0 1 1 1 1 О О 1 1 I 1 О О 1 1

S з

О 1 О 1

О 1 1 О

О 1 1

l 0 00

100 1

10 10

1011

1 1 О 1

О 1 О

О 1

О 1 1

О 1 О

1 О О О Q

P 1P P Q о Q, о о о Q, о о

О ч О О () 13

) 287156

Продолжение табл. 5

5 Я 9 10 11 12 13 11 il) 16 17 18 1Ч

1 1 1 ) 1 1 I 1 1 1 1 1 1 1 ) 1 1

1 1 1 1 1 1 1 1 1 1 1 1 О О О О О О

О О О 1 О О О О О 1 О О О О О 1 О О

1 0 1

1 О l О 1 О 1 О 1 О 1 О

О 1 О

21, X 1 Х 1 Х О Х 1 Х 1 X О Х 1 Х ) Х О

X О Х О Х 6 Х 0 Х О Х -4 Х О Х О Х 6

2) О О О О О О 6 6 6 б 6 6

2 2 2

2 2 2

О О О О О О О О 6 6 12 12 О О 2 2 4 4

Таблицаб

Такт 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36

6 1 CO I O) I O I 0) I ® 1 О«) И I 0

2 (2) 1 (3 2 2 2 (23 1 ф 2 2 2 02 ) ® 2 2

1 1 1 1 1 I 1 1 1 1 1 ф 1 1 1 1 1 1

1 1 1 1 1 ф 2

2 2 2 2 2 2 2 2 02

2 2

) 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

) 1 О О 1 1 1 1 О О 1 1 1 1 О О 1 1

1 1 1 1 I 1 1 ) 1 1 1 1 1 1 I 1 1 1

О О О О О О О О О О О О О О О О О О

О О О 1 О 1 О О О 1 О О О О О l О 2

8 з

8„

21 . 1 О 1 О 1 О 1 О 1 О 1 О 1 О 1 О 1 О

21 Х 1 Х 1 Х О Х 1 Х 1 Х О Х 1 Х 1 Х О

213 Х 0 1 О Х -4 Х 0 Х 0 Х 6 Х О Х 0

Х -4

4 4

33 8 8 8 8 8 8 4

4 4 4 10 10 10 10 10 10

36 О О 8 8 16 16 0 О 4, 4 8 8 О О 10 10 20 20

1287156 (pub. 7

22

2Ю

1287156

Составитель А, Афанасьев

Редактор Ю, Середа Техредll.Îëåéíêê Корректор Л. Пилипенко

Заказ 7718/52 . Тираж 694 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4