Устройство для деления нормализованных чисел

 

Изобретение относится к вычислительной технике, в частности к быстродействующим ЭВМ. Целью изобретения является увеличение быстродействия устройства. Изобретение содержит блок 6 формирования частичных произведений , блок 7 вычисления обратной величины, регистр-делитель 1, блок 2 формирования младших разрядов частного , регистр 3 накопления, сумматор 4 частичных произведений и блок 5 управления. Для достижения цели в состав устройства включены триггер 8.знака погрешности и блок 9 формирования приращений. Их включение позволяет при выполнении деления сократитЪ время вычисления вспомогательных величин и избавиться от дополнительных циклов сложения. 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) (51) 4 С 06 F.7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСИОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3885277/24-24 (22) 18,04,85 (46) 15,02.87. Бюл. Р 6 (72) Б.А.Баклан (53) 681.325(088,8) (56) Авторское свидетельство .СССР

Р 305475) кл ° G 06 F 7/52, 1971.

Авторское свидетельство СССР

Р 648980, кл. G 06 F 7/52, 1976, (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ НОРМАЛИЗОВАННЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике, в частности к быстродействующим 3BM ° Целью изобретения является увеличение быстродействия устройства. Изобретение содержит блок 6 формирования частичных произведений, блок 7 вычисления обратной величины, регистр-делитель 1, блок 2 формирования младших разрядов частного, регистр 3 накопления, сумматор

4 частичных произведений и блок 5 управления. Для достижения цели в состав устройства включены триггер

8 знака погрешности и блок 9 формирования приращений. Их включение позволяет при выполнении деления сократитЪ время вычисления вспомогательных величин и избавиться от дополнительных циклов сложения. 5 ил.

1290302

t5

25 (2) -.(2к-1) - (З К- 11

A=A +Е(а,. 2 +а 2 +...), 1 откуда /A À (с 2, так как (а л

° — (Як-1)

«2- (2K»+а, 2 -(ьк-»+ ), 2 -(к 1

Выполнение неравенства (51 означает, что разность между А и А по

1 абсолютной величине не превышает единицы младшего разряда 1 -й группы разрядов частного. Благодаря этому

35 при выполнении каждого из циклов (41 вместо истинных значений множителей а,а ...,,а,, могут быть использованы непосредственно либо в модифицированном виде соответствующие группы разрядов величин А

А,...,А; . Дпя этих групп разрядов введем обозначения а... где i=0,1, 2,... — номер. величины А,, j=0 1, 2,... — номер группы из k разрядов

45 величины А„, j, по (k(j+1)-1)-й, При положительном значении Е все

А, в (4) определены с недостатком относительно частного А. Поэтому при выполнении условий (2) и (5) справедливым является одно из двух соотношений между а(и а..: а. =а.. +1 ли14 1 1J бо а =a." при i=j.

1 1J

При отрицательном значении Е А; определены с избытком относительно

А, поэтому а.=а..либо а. =а.. — 1 при (,1 ц

1=) .

В первом цикле вычислений в качестве множителя примем значение а,=

=а„+1 цля Е Р О0 иилли и аа,=а„для Е = 0. или

1+2

В

I-2 (В

-(к- )

1+2 ,aD=D -D омакс 6мин В

1-2 где а.

Изобретение относится к вычислительной технике, в частности к электронным цифровым вычислительным машинам.

Цель изобретения — увеличение быстродействия.

В основу выполнения деления в устройстве положен метод ускорения.

Пусть требуется определить частное

С

А=

В где делимое С и делитель В являются нормализованными числами, находящи1 мися в диапазоне —

В на приближенное значение обратной величины делителя D, получим о

А=А /1-Е, где А =CD Е=1-В 1, При условии, что величина модуля погрешности

lEf < 2, (k 1) в каждом цикле вычисления определяется группа из k верных разрядов частного. Перед непосредственным вычислением частного необходимо определить величины D, А, и Е. Требования- к точности определения можно получить иэ условия (2), которое преобразуется к виду —.к

-к

-2 1-BD <2 о

40 отсюда видно, что диапазон допустимых значений следующий: (K-11 т.е. аВ > 2 для нормализованных значений делителя В.Следовательно, на этом диапазоне может быть выбрано значение Р, удовлетворяющее условию (2) и содержащее k разрядов: с нулевого по (k-1)-й.

Представим (1) в следующем виде:

A=A„+FA=A,+Е/а, -2 +a. 2 +

+ а 2.(зк-1I+ (3) — группа из k разрядов частного с ik-го до (k(i+1)—

-1)-го (О а., 42 — 1, =О, 1,2, ° ° ° ) °

Равенство (3) можно представить в виде повторяющихся циклов, каждый из которых содержит умножение Е на

k-разрядный множитель, алгебраическое сложение и сдвиг íà k разрядов: (КЧ11

А =А +Е. 21

A,=Aâ+E а6.2. (4)

I г

° ° ° ° ° ° ° ° ° ° ° ° е ° ° °

А.=А, +Е а. -2 ! 1 -1 1 1

Если Е О, то в циклах (4) выполняется суммирование, если Е (0 — вычитание.

Для всех А,, в (4) справедливо не1 равенство, -(К (it 1) 1

/А-А (с2 (5) Например, для i=0 из (3) получаем

А-А =ЕА, а так как /Е/ 2 и А < 2, то /А-А /c с2

Подставив в (3) значения А из (4), имеем

1290302 или а =а,, для E. O !

В результате выполнения 1-го цикла получим величину

A À+Е а 2, (6)

Учитывая, что E=l-BD,, 5

А =а 2 +(A -BD, а,"2 7 (7) где выражение в квадратных скобках представляет собой остаток, полу -:. чающийся при определении группы раз- 10 рядов а „. обычным методом деления.

Если а =а, то А„=А„и остаток О А—

ВЭ, а, 2 " 2%2 ("2.

Следовательно, все разряды группы а являются верными разрядами част-! о ного, т.е. а, а,. Этот случай характеризуется наличием переноса П в к-! (k-1)-й разряд величины А, при выполнении алгебраического сложения в соответствии с (6), Если истинное значение группы разрядов частного а,=а,-1, то остаток в (7) получается отрицательным:

- (к-

-BD, 2 А -BD (а +l)-2 сО, поэтому выражение (7) приобретает вид

< -(к-

А,=а 2 +(2 +А -BD, /a.+1) (8) 30 здесь величина в квадратных скобках

0 2 +А -BD (a +1)2 <2

- (к -

Из этого неравенства следует, I что А и в этом случае все разряды ! группы а<о являются верными разрядами частного, т,е. а . =а . Этот слу!

6 чай характеризуется отсутствием переноса П „,, Подставив в (8) значение

E=l-ВР, получим

А =А,+Е 2 (9)

Следует отметить, что величина А также удовлетворяет неравенству (5):

/А-А <(= (А-А -E-2 / 2 !

Таким образом, в результате выполнения 1-ro цикла будут найдены или величина,А, (если П„;-1), или,. А =

=A +Е"2 к " (если П =0),, 50 ! к-<

Далее переходим к вычислению А .

Если в первом цикле была найдена величина А,, то в качестве множителя во втором цикле принимаем значение:

55 а =а+1 для Е 0 !! и вычисляем значение

A =A +E а 2

2 1 а, которое по аналогии с 1-м циклом равно либо А, если а =a,,, либо

Если в l-м цикле была найдена величина А,+Е а, ° 2, то формула ("-<2 вычисления Ад видоизменяется. После подставки в (4) значения А из (9)

< получим

А, =A,-F(2 -a, ) ° 2,. (10) . (< где (2 -а„ ) — дополнительный код группы а,.

При Е 0 величина А„" определена с избытком относительно частного А, поэтому а,=а„или а, =а,, -1. При Е < О величина А, определена с недостатком относительно частного А, поэтому а,=а„ +1 или а,=а„. В качестве прямого кода множителя примем знаI I < чение а,=а„, если Е О и а,=а„,+1, если Е - О. Тогда, подставляя в (10)

< значения величин Е, А, и дополнительное значение принятого множителя, получим

-.(к l), -(2к+<2 -(к-(1

А< =а, 2 +а, . 2 +(А„-В1<ь (а, 2 +

+а,. 2 "" "Я, (11)

Если а„=а, то

-(к- <2 — (2«!) где остаток (к-!) -(к-<1. -(9R-(2

О А -BD (а .2 +а 2 )о2 ь ь следовательно, все разряды групп а 2

2д и а „ являются верными разрядами частйого.

Этот случай характеризуется наличием переноса П „,в (2k-1)-й разI ряд величины А!. Если истинное значение группы разрядов частного а„.=

=а,-l, то остаток в (11) получается отрицательным и выражение (11) приобретает вид

+А,-BD, (а," 2 +(а +1) 2 Ц (12) Здесь выражение в квадратных скобах находится в пределах 0 2 +

+А -BD (а . 2 +(а, +1). 2 !) 2 следовательно, и в этом случае все

I < разряди групп а„ и а, являются верными разрядами частного, Этот случай характеризуется отсутствием переноса П „,, в (2k-1)-й

I разряд величины А . Преобразуя выра1290302 жение (12), выразим А через значения А и Е:

А;-А,+E 2, Таким образом, в результате выполнения второго цикла будет получена вели- як - <) чина А либо А +Е 2, т.е. результаты второго цикла аналогичны результатам 1-го. В соответствии с (4) описанные действия могут быть распро- 10 странены на циклы вычислений А з

А, А,... На каждом 1-м цикле выполня>отся следующие действия1 формирование множителя и перемножение величины Е на этот множитель, вы- 15 полнение алгебраического сложения кода А;,(А. ) с кодом полученного произведения и уточнение группы разрядов частного; сдвиг полученной суммы на k разрядов влево, 20

В результате выполнения i-го цикла будет определено одно из двух значений А 1 либо А +Е 2, каждое (> ->) ! из которых содержит 1 групп верных разрядов частного, а также одну группу (а..), отличающуюся от группы а; ! f частного не более чем на единицу своего младшего разряда. Выполнение циклов продолжается до получения нуж- З0 ного количества разрядов частного.

На фиг, 1 представлена функциональная схема устройства," на фиг, 2 — функциональная схема блока управления, на фиг, 3 — функциональная схема бло. ка вычисления обратной величины, на фиг. 4 — функциональная схема блока формирования приращений; на фиг.5 функциональная схема блока формирования младших разрядов частного, 40

Устройство для деления нормализованных чисел (фиг. 1) содержит регистр 1 делителя, блок 2 формирования младших разрядов частного, регистр 3 накопления, сумматор 4 час- 45 тичных произведений, блок 5 управления, блок 6 формирования частичных произведений, блок 7 вычисления обратной величины 7,триггер 8 знака погрешности, блок 9 формирования при- 50 ращений, тактовый вход 10 устройства.

Блок 5 управления (фиг, 2) содержит распределители 11-13 импульсов, элементы ИЛИ 14-21, элементы 2И2ИЛИ 22-24, триггер 25, счетчик 26 циклов, дешифратор 27 нуля.

:Блок 7 вычисления обратной величины (д>иг. 3) содержит блок 28 питания и регистр 29 хранения приближенного значения обратной величины делителя.

Блок 9 формирования приращений (фиг. 4) содержит элементы 2И-2ИЛИ

30-32, элементы HE 33-34, Блок 2 формирования младших разрядов (фиг. 5) содержит и разрядных триггеров 35, каждый > -й разряд из младших разрядов блока 2 содержит элемент ИЛИ 36, элементы НЕ 37-38, элемент И 39, элементы 2И-2ИЛИ

40-42, Блок 6 формирования частичных произведений является известным устройством.

Регистр 1 делителя устройства и блок 2 формирования младших разрядов частного являются п-разрядными, а регистр 3 накопления содержит n+k разрядов. Сумматор 4 частичных произведений является (n+k)-разрядным сумматором комбинационного типа с возможностью обращения кодов по сигналам, поступающим из блока. 5 управления, Сумматор -4 складывает коды, поступающие-из регистра 3 накопления и из блока 6 формирования частичных произведений, результат записывается в регистр 3, Вь>читание кодов осуществляется путем инвертирования кода, поступающего из блока 6 с одновременной подачей единичного сигнала на вход переноса младшего разряда сумматора 4, Блок 5 управления вырабатывает управляющие сигналы. Блок

7 вычисления обратной величины предназначен для определения приближенной величинь! D,,ëåëèòåëÿ и может быть выполнен на основе ЛЗУ. Триггер 8 знака погрешности является триггером с установочными !>ходами, который устанавливается по разрешающему сигналу из блока 5 управления- в единичное или нулевое состояние в зависимости от знака величины E. Блок 9 формирования приращений является комбинационной с :емой, которая вы" рабатывает сигналы приращения, равные +1 или -1, для получения очеред-! ных,разрядов мно>сителей и уточнения групп разрядов частного, а также выдает сигналы подачи прямого либо инверсного кода ьно>кителя из блока 2 в блох 6 форми1>ования частичных IIpG изведений, На первый вход блока 5 управления подается сигнал переноса и его инверсия с BTopol Î выхода сумматОра

4„ на второй вход — прямой и инверс7 12903 ный выходы триггера 8 знака погрешности.

Распределители 11, 12 и 13 импульсов вырабатывают серии импульсов, управляющих, соответственно, выполнением циклов: вычисления величины Е; вычисления величины А,; вычисления групп разрядов частного (основных циклов).

Запуск каждого последующего распределителя импульсов производится от предыдущего. Для обеспечения повторного выполнения основных циклов в состав блока 5 введены элемент ИЛИ

20, счетчик 6 циклов и дешифратор

27 нуля. Счетчик 26 предназначен для подсчета количества циклов таким образом, что устанавливается в нуль при выполнении нужного количества циклов. Дешифратор 27 нуля подклю-. чает запускающий сигнал с последнего выхода распределителя )3 им- пульсов на вход элемента ИЛИ 20 в том случае, если состояние счетчика

26 не равно нулю. В противном случае запускающий сигнал на вход элемента

ИЛИ 20 не пропускается и выполнение основных циклов прекращается, Элементы ИЛИ 14, 15, 16, 17, 18 и 21 предназначены для объединения одинаковых управляющих сигналов. Триггер

25 предназначен для хранения знака каждого очередного остатка во время выполнения основных циклов. Начальная уст"новка триггера 25 производится 35 во время дополнительного цикла вычисления А, в единичное состояние, если на вь ходе триггера 8 — "1", и в нулевое состояние, если на инверсном выходе триггера 8 — "1". Текущая 40 установка триггера 25 производится во время основных циклов в единичное состояние, если "1" на выходе элемента 22 и в нулевое состояние, если "1" на выходе элемента 23. Выхо- 45 ды триггера 25 устанавливаются по заднему фронту управляющих сигналов распределителей импульсов 12-13. На элементе 2И-2ИЛИ 24 образуется общий для разных циклов сигнал сложения с дополнительным кодом. В блоке

5 вырабатываются следующие управляющие сигналы:

У1 — разрешение на фиксирование величины D, — приближенное значение обратной величины делителя в блоке 7;

У2 — сигнал переключения множимого на входе блока 6;

02 8

УЗ вЂ” сигнал переключения множителя на входе блока 6;

У4 — разрешение на фиксирование первого промежуточного результата в блоке 6;

У5 — разрешение на фиксирование второго промежуточного результата в блоке 6;

У6 — разрешение установки триггера 8;

У7 — разрешение установки триггера 25 во время выполнения циклов вычисления, У8 — условный сигнал слежения на . сумматоре 4 с дополнительным кодом;

У9 — разрешение записи в регистр

3 результата сложения с выхода сумматора 4;

У10 — сдвиг регистра 3 на k разрядов влево;

У11 — разрешение записи в регистр

1 содержимого регистра 3;

У12 — сдвиг в блоке 2 на К разрядов влево с одновременной записью в его младшие разряды содержимого k старших разрядов регистра 3;

У13 — разрешение записи в k младших разрядов блока 2 модифицированного кода, У14 — разрешение приема на входе сумматора 4 содержимого регистра 3;

У15 — переключение типа модификации кода, содержащегося в k младших разрядах блока 2;

У16 — сигнал счета на счетчике циклов 26;

Х и X — прямой и инверсный выходы триггера 25 вычитания.

На первый вход блока 7 поступает код, содержащий разряды делителя.

Этот код является адресом ячейки, в которой записан код приближенного значения обратной величины делителя

D, . На второй вход блока 7 поступает из блока 5 управления управляющий сигнал У1, по которому код величины

D, с выхода блока 28 памяти записывается в регистр 29, где и хранится в течение всего времени выполнения операции. С выхода регистра 29 код

D подается на выход блока 7. На первый вход блока 9 поступают сигналы

У15, Х, Х из блока 5 управления, на второй вход — прямой и инверсный сигналы с выхода триггера 8 знака погрешности. На третий вход поступают

1 сигнал. переноса и его инверсия с второго выхода сумматора 4 частичных произведений. В блоке 9 формирования

1290302

10 прйращений вырабатываются следующие сигналы. сигнал приращения единицы а1 на выходе элемента 31; сигнал приращения минус единицы ь2 на выходе элемента 30; сигнал прямого кода мно- 5 жителя m на выходе элемента 32; сигнал инверсного кода множителя m на выходе элемента 33.

Сигналы а1, а2, m, m подаются на выход блока 9 формирования приращений, Младшие М разрядов блока 2 формирования отличаются от остальных разрядов тем, что, кроме цепей сдвига, имеют цепи модификации содержащегося в них кода. Цепи модификации аналогичны для всех k разрядов.

На элементе ИЛИ 36 образуется сигнал переноса в младший разряд, На элементах 2И-2ИЛИ 40, И 39, HE 38 вырабатываются сигнал переноса и его инверсия в следующий разряд. На элементе 2И-2ИЛИ 42 вырабатывается модифицированное значение разряда,на элементе 2И-2И11И 41 выполнен переключатель кода разряда: если тп=l, то на выход элемента 2И-2ИЛИ 41 проходит сигнал с прямого выхода разрядного триггера 35, если же m=1 — с его инверсного выхода. Элементы,аналогичные 2И-2ИЛИ 40, 41 и 42, И 39, НЕ 38, используются и в остальных младших разрядах до n-(k-1)-го разряда блока 2. На первый выход блока 2 подается прямой код содержи- 35 мого всех его разрядов, а на второй выход — прямой либо инверсный код содержимого . k младших разрядов.

Перед началом операции делимое размещается в блоке 2, делитель — в 40 регистре 1, регистр 3 находится в нулевом состоянии. Выполнение деления начинается с цикла вычИсления величины Е, во время которого на распределитель ll импульсов вырабатыва- 45 ется временная последовательность управляющих сигналов Уl, У4, У5, У6, У8, У9, У10, Уll. По сигналу Уl код величины D из блока памяти 28 эао писывается в регистр 29. Так как в 50 этом цикле У2=УЗ=О, то в блок 6 на перемножение в качестве множимого подается код делителя из регистра

1, а в качестве множителя — величина D, . Код произведения BD с выхода 55 блока 6 подается на второй вход сумматора 4, а разряд целых этого произведения подается также на вход триггера 8. Если Е=l-BD, « О, т.е.

BD . 1, то разряд целых произведения о равен 1 и триггер 8 устанавливается

I в единичное состояние при поступлении управляющего сигнала У6 из блока 5 управления. В противном случае при Е > 0 разряд целых произведения:BD равен нулю и триггер 8 устанавливается в нулевое состояние.

Вслед за сигналом У6 в блоке 5 вырабатывается управляющий сигнал У8 на выходе элемента 2И-2ИЛИ 24, поступающий далее на третий вход сумматора 4, При поступлении сигнала У8 на сумматоре 4 вырабатывается дополнительный код произведения BD, если сигнал У8 не вырабатывается, то произведение BD, остается в прямом коде„ После сигнала У8 в блоке 5 управления вырабатывается сигнал У9, по которому полученный на сумматоре

4 код величины Е записывается в регистр 3. Так как вычесленная указанным способом величина Е удовлетворяет условию (1), то k старших ее разрядов (с нулевого по (k-1)-й) заве— домо равны нулю, С целью уменьшения разрядности Е до и-двоичных разрядов эти нули устраняются путем сдвига регистра 3 на k разрядов влево по управляющему сигналу У10. В заключение цикла по управляющему сигналу

Уll полученный код величины Е передается из регистра 3 в регистр l.

В следующем цикле производится определение величины Ао. В блоке 5 управления на распред;лителе 12 импульс.ов вырабатывается временная последовательность управляющих сигналов У2, У4, У5, У9, У10, У!2, У7, Так как У2=1, а УЗ=О, то в блоке 6 . на перемножение в качестве множимого подается код делимого из регистра 3, а в качестве множителя — код величины D . Как и в предыдущем цикле, во время действия управляющих сигналов У4, У5 промежуточные результаты перемножения записываются во внутренние регистры. Код полученного произведения А =CD с выхода блоо о ка 6 через сумматор 4 записывается в регистр 3 по управляющему сигналу

У9. В заключение цикла по управляющим сигналам У10, У12 производится одновременный сдвиг в блоке 2 и в регистре 3 на К разрядов влево. В процессе этого сдвига старшие k разрядов величины A переписываются из о регистра З.в младшие разряды блока

2 ° Одновременно по сигналу У7 произ1290302

12 водится начальная установка триггера

25. После нахождения величин А и

Е устройство переходит к выполнению основных циклов по вычислению значений А. (i=1,2,3...,). В каждом основном цикле блок 5 управления на датчике 12 импульсов вырабатывает временную последовательность управляющих сигналов У13, УЗ, У4, У5, У8, У14, У9, У7, У15, У13, У10, У12, 10

У16.

Так как во время основных циклов

У2=0 и УЗ=1,, то в блок 6 на перемножение в качестве множимого подается код величины Е из регистра 1, а 15 в качестве множителя — код с второго выхода блока 2, После их перемножения код произведения с выхода блока 6 подается на второй вход сумматора 4, на его первый вход посту- 20 пает содержимое регистра 3, на третий вход сумматора 4 поступают сигналы из блока 5 управления У14 (безусловно) и УЯ, если триггер 25 вычитания находится в единичном состоянии, На сумматоре 4 производится сложение поступивших кодов, Код суммы с первого выхода сумматора 4 записывается в регистр 3 по управляющему сигналу У9. Одновременно с вто- 30 рого выхода сумматора 4 сигналы переноса и его инверсия поступают на первый вход блока 5 управления и на третий вход блока 9 формирования приращений. В блоке 5 управления производится текущая установка триггера

25, В блоке 9 сигналы переноса и

его инверсии совместно с управляющим сигналом У15, а также с прямым Х и инверсным Х выходами триггера 25 40 участвуют в образовании сигналов приращения ь 1 или ь2. С выхода блока 9 сигнал приращения поступает на третий вход блока 2, где и производится вторая модификация содержимого

k младших разрядов. По управляющему сигналу У13 модифицированный код записывается в k младших разрядов регистра В, В заключение основного

1 цикла вырабатываются управляющие 50 сигналы У10, У12, по которым производится сдвиг регистров 3 и блока

2 на k разрядов влево с одновременной записью в младшие разряды блока

2 содержимого k старших разрядов ре- 55 гистра 3. Одновременно с сигналами

У10, У12 на счетчик-26 циклов подается сигнал счета У 16. Запускающий импульс с выхода распределителя 13 импульсов в зависимости от состояния счетчика 26 циклов проходит через дешифратор 27 нуля на повторный запуск выполнения основного цикла или не проходит. Количество циклов, аналогичных указйнному, определяется требуемой точностью вычисления частного, Так, если и кратно k, для получения и-разрядного частного с точностью до единицы младшего разряда и необходимо выполнить — — 1 основных

k циклов. формула изобретения

Устройство для деления нормализованных чисел, содержащее сумматор частичных произведений, регистр накопления, блок формирования частичных произведений, блок вычисления обратной величины, регистр делителя и блок управления, причем выход регистра накопления соединен с информационным входом регистра делителя и с первым входом сумматора частичных произведений, второй вход которого соединен с информационным выходом блока формирования частичных произведений, выход результата сумматора частичных произведений соединен с информационным входом регистра наЪ копления, выход регистра делителя соединен с информационным входом блока вычисления обратной величины и с первым входом первого множимого блока формирования частичных произведений, выход блока вычисления обратной величины соединен с входом первого множителя блока формирования частичных произведений, о т л и ч а ю щ ее с я тем, что, с целью увеличения быстродействия, в него введены триггер знака погрешности, блок формирования младших разрядов частного и блок формирования приращений, содержащий три элемента 2И-2ИЛИ и два элемента НЕ, каждый i-й разряд блока формирования младших разрядов частного содержит триггер, элемент ИЛИ, три элемента 2И-2ИЛИ, два элемента

НЕ и элемент И, причем выход знакового разряда блока формирования частичных произведений соединен с входом триггера знака погрешности, прямой и инверсный выходы которого соединены с первыми входами первой и второй групп соответственно первого элемента 2И-2ИЛИ блока форми2 14 го элемента 2И-?ИЛИ и соединен с вторым входом второй группы второго эпемента 2И-2ИЛИ, четвертый вход блока управления соединен с инверсным выходом переноса сумматора частичных произведений устройства, является вторым входом второй группы первого элемента 2И-2ИЛИ и соединен с вторым входом первой группы ваго элемента 2И-2ИЛИ соединен с входом установки единицы RS-триггера,:вход установки нуля которого соединен с выходом второго элемента

2И-2ИЛИ, первый выход первого распределителя импульсов соединен с входом разрешения считывания блока вычисления обратной величины, второй выход первого распределителя импульсов соединен с первым входом первого элемента ИЛИ, третий выход первого распределителя импульсов соединен с первым входом второго элемента ИЛИ., четвертый выход первого распределителя импульсов соединен с входом разрешения записи триггера знака погрешности, пятый выход псрвого распределителя импульсов соединен с вторым входом первой группы третьего элемента 2И-?ИЛИ, выход которого соединен с входом разрешения суммирования сумматора частичных произведений, шестой и седьмой выходы первого распределителя импульсов соединены с первыми входами третьего и четвертого элементов ИЛИ соответственна, восьмой выход первого распределителя импульсов соединен - входам разрешения записи регистра, целителя, выход старшего разряда первого рас— пределителя импульсов соединен с входом запуска второго распределителя импульсов, первый выход котарога соединен с входом выбора направления мнажимаго блока формирования частччных произведений, второй, третий и четвертый выходы второго распределителя импульсов соединены с в арыми входами первого, второго и третьего элементов ИЛИ соответственно, пятый выход второго распределителя импульсов соединен с вторым входом четвертого элемента ИЛИ и с первыми входами пятого и шестого элементов ИЛИ, выход старшегс разряда второго распределителя импульсов соединен с первым входом седьмого элемента ИЛИ, выход которого соединен с входом запуска третьего распрецелителя импуль45

1З 1 29030 рования приращений, прямой и инверсный выходы переноса сумматора частичных произведений соединены с первыми входами первых групп второго и третьего элементов 2И-2ИЛИ блока формирования приращений, вход вто рого множимого блока формирования е частичных произведений соединен с прямыми выходами триггеров блока формирования младших разрядов част- 10,второго элемента 2И-2ИЛИ, выход пер1 ного, при этом выход первого элемента 2И-2ИЛИ блока формирования приращений соединен с первыми входами первой группы первого элемента 2И-2ИЛИ х-х разрядов блока формирования k младших разрядов частного (где

=1,...,k), выход первого элемента

НЕ блока формирования приращений соединен с первыми входами второй группы первого элемента 2И-2ИЛИ i-x разрядов блока формирования младших разрядов частного, выход которых соединен с вторым входом множителя блока формирования частичных произведений, выход второго элемента 2И2ИЛИ блока формирования приращений соединен с первым входом элемента

ИЛИ младшего разряда блока формирования младших разрядов частного, второй вход которого соединен с выходом третьего элемента 2И-2ИЛИ блаv ка формирования приращений, тактовый вход устройства является тактовым входом блока управления, при этом блок управления содержит три 35 распределителя импульсов, дешифратор нуля, счетчик циклов, RS-триггер, три элемента 2И-2ИЛИ, восемь элементов ИЛИ, причем тактовый вход блока управления соединен с входом 40 запуска первого распределителя импульсов, первый вход блока управления соединен с прямым выходом триггера знака погрешности устройства и является первым входом первой группы первого элемента 2И-2ИЛИ и соединен с первым входом первой группы второго элемента 2И-2ИЛИ, второй вход блока управления соединен с инверсным выходом триггера 50 знака погрешности устройства и является первым входом второй группы первого элемента 2И-2ИЛИ и с первым входом первой группы третьего элемента 2И-2ИЛИ, третий вход блока управления соединен с прямым выходом переноса сумматора частичных произведений устройства и является вторым входом первой группы перво1290302

5

f0

20

30

55 сов, первый выход которого соединен с первым входом восьмого элемента ИЛИ второй выход третьего распределителя импульсов соединен с входом выбора направления множителя блока формирования частичных произведений устройства, третий выход третьего распредепителя импульсов соединен с третьим входом первого элемента ИЛИ, выход . которого соединен с входом разрешения фиксирования первого промежуточного результата блока формирования частичных произведений устройства, четвертый выход третьего распределителя импульсов соединен с третьим входом второго элемента ИЛИ, выход которого соединен с входом разрешения фиксирования второго промежуточного результата блока формирования частичных произведений устроиства, пятый выход третьего распределителя импульсов соединен с первым входом второй группы третьего элемента 2И2ИЛИ и с входом разрешения приема первого слагаемого сумматора частичных произведений, шестой выход третьего распределителя импульсов соединен с третьим входом третьего элемента ИЛИ, выход которого соединен с входом разрешения записи регистра накопления, седьмой выход третьего распределителя импульсов соединен с вторыми входами шестого и восьмого элементов ИЛИ и с вторым входом первой группы второго элемента 2И-2ИЛИ блока формирования приращений устройства, восьмой выход третьего распределителя импульсов соединен со счетным входом счетчика циклов, с третьим входом четвертого и вторым входом пятого элементов ИЛИ, выход четвертого элемента ИЛИ соединен с входом разрешения сдвига влево регистра накопления устройства, выход. пятого элемента ИЛИ соединен с входом разрешения сдвига влево j.-х триггеров блока формирования младших разрядов частного, выход счетчика циклов соединен с первым входом дешифратора нуля, второй вход которого соединен со старшим разрядом третьего распределителя импульсов, выход дешифратора нуля соединен с вторым входом седьмого элемента

ИЛИ, выход шестого элемента ИЛИ соединен с тактовым входом RS-триггера, прямой и инверсный выходы которого соединены с вторыми входами первой и второй групп первого элемента

2И-2ИЛИ блока формирования приращений, выход восьмого элемента ИЛИ соединен с входами разрешения записи триггеров j-х разрядов блока формирования младших разрядов частного (где j=l,2,,n), первый информационный вход которого соединен с 1-м разрядом регистра накопления, причем прямой выход триггера i-го разряда блока формирования младших разрядов частного соединен с первыми входами первой группы второго и третьего элементов 2И-2ИЛИ и с вторым входом первой группы первого элемента 2И-2ИЛИ, инверсый выход i-го триггера соединен с первыми входами второй группы второго и третьего элементов 2И-2ИЛИ и с вторым входом второй

I группы первого элемента 2И-2ИЛИ,первый вход элемента ИЛИ соединен с вторым входом первой группы второго элемента 2И-2ИЛИ. второй вход второй группы которого соединен с вторым входом элемента ИЛИ, выход которого соединен с входом первого элемента

HF, с вторым входом второй группы третьего элемента 2И-2ИЛИ и с первым входом элемента И второй вход которого соединен с выходом второго элемента 2И-2ИЛИ, выход первого элемента HE соединен с вторым входом первой группы третьего элемента 2И2ИЛИ, вьгход которого соединен с вторым информационным входом триггера, 35 выход элемента И является выходом переноса в (i+I) разряд и соединен с входом второго элемента НЕ,, выход которого является инверсным выходом переноса в {i+1) разряд, причем второй вход первой группы первого элемента. 2И-2ИЛИ соединен с первым входом второй группы третьего эпемента 2И-2ИЛИ, второй вход которого соединен с первыми входами второй группы первого и второго элементов 2И-2ИЛИ, второй вход второй группы первого элемента 2И-2ИЛИ соединен с вторым входом второй группы второго элемента 2И-2ИЛИ, выход первого элемента 2И-2ИЛИ соединен с входом пе..эного элемента НЕ и с вторым входом первой группы третьего элемента 2И2ИЛИ, третий вход первой группы которого соединен с первым входом первой группы второго элемента 2И-2ИЛИ и с входом второго элемента НЕ, выход которого соединен с третьими входами первой и второй групп соответ" ственно третьего и второго элемен17 1290302 18 тов 2И-2ИЛИ, выход первого эле — входом первой группы второго эле— мента HE соединен с третьим менте. 2И вЂ” 2ИЛИ.

1290302

Составитель Н.Маркелова

Техред Л. Олейник

Редактор M.Äûëûí

Корректор М.Шароши

Заказ 7902/46 Тираж 673 Подписное

ВНИИПИ Тосударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4