Устройство для умножения

 

Изобретение относится к области вычислительной техники, может быть использовано при построении многоканальных систем умножения с одним об1дим входным частотньм сигналом и позволяет повысить точность и упрощает многоканальные устройства умножения, когда имеется один общий частотный сигнал, который необходимо умножить на несколько кодовых сигналов, на выходе которых получается частота. Цель изобретения - повышение точности умножения за счет исключения выходного сигнала. Положительный эффект изобретения достигается за счет того, что в него введен дешифратор 2 и блок 3 приоритетного прерывания, причем благодаря исключению одного ложного импульса при нулевом состоянии входного счетчика 1 снижается погрешность при умножении на малые величины. Кроме того, вся логическая часть устройства выполнена проще, так как решается она на одной микросхеме блоке приоритетного прерывания. 1 ил., 1 табл. i (Л 1C ;о о со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

f10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3943275/24-24 (22) 07.08.85 (46) 15.02.87. Бюл. Ф 6 (72) С.С.Бруфман (53) 681.325(088,8) (56)Авторское свидетельство СССР

11 - 855657, кл.G 06 F 7/52, 1978.

Авторское свидетельство СССР

Ф 1160401, кл.G 06 F 7/52, 1983. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к области вычислительной техники, может быть использовано при построении многоканальных систем умножения с одним общим входным частотным сигналом и позволяет повысить точность и упрощает многоканальные устройства умножения, когда имеется один общий. 80„, 1290304 А 1 частотный сигнал, который необходимо умножить на несколько кодовых сигналов, на выходе которых получается частота. Цель изобретения — повышение точности умножения за счет исключения выходного сигнала. Положительный эффект изобретения достигается за счет того, что в него введен дешифратор 2 и блок 3 приоритетного прерывания, причем благодаря исключению одного ложного импульса при нулевом состоянии входного счетчика I снижается погрешность при умножении на малые величины. Кроме того, вся логическая часть устройства выполнена проще, так как решается она на одной микросхеме блоке приоритетного прерывания. 1 ил., 1 табл.

129030

Изобретение относится к вычислительной технике и может быть использовано при построении многоканальных систем умножения с одним общим входным частотным сигналом. 5

Цель изобретения - повышение точности умножения за счет исключения выходного сигнала при нулевом состоянии двоичного счетчика.

На чертеже представлена функцио- ®0 нальная схема устройства °

Устройство для умножения содержит двоичный счетчик 1, дешифратор 2, блок 3 приоритетного прерывания, элемент И-НЕ 4, входы 5 множителей, N мультиплексоров б, N делителей 7 частоты, выходы которых являются выходами устройства. Входы N депителей 7 частоты соединены соответственно с выходами И мультиплексоров 6, информационные входы которых соединены с входами 5 множителей устройства, входы с нулевого по седьмой запроса прерывания блока 3 приоритетного прерывания соединены соответственно с третьего по десятый разрядными выходами двоичного счетчика 1, счетный вход которого соединен с входом множимого устройства и с первым входом дешифратора 2, первый и второй разрядные выходы двоичного счетчика 1 соединены соответственно с вторым и третьим входами дешифратора 2, первый и второй выходы которого соединены соответственно с входом синхронизации и входом разрешения записи блока 3 приоритетного прерывания, третий выход дешифратора

2 соединен с первым входом элемента И-НЕ 4, второй вход которого соединен с выходом разрешения прерывания блока 3 приоритетного прерывания, а выход элемента И-НЕ 4 соединен со стробирующими входами N мультиплексоров 6, адресные входы которых соединены соответственно с выходами кода прерывания блока 3 приоритетного прерывания °

Устройство работает следующим 50 образом.

Тактовые импульсы представляют собой частоту множимого, поступают на вход Cl десятиразрядного двоичного счетчика 1. Выходы первых двух разрядов счетчика 1 соединены с входами дешифратора 2, на один из его входов также поступает тактовый импульс. В результате на выМоде деши4 2 фратора 2 формируются три импульса в следующей последовательности: импульс синхронизации, который проходит на вход синхронизации С блока 3 приоритетного прерывания; импульс разрешения записи Р ° 3., который также поступает на вход P.З. блока 3 приоритетного прерывания; импульс стробирования, который поступает на второй вход элемента И-НЕ 4. Так как в начальный момент на всех выходах с второго по десятый разряд имеется нулевой сигнал, то в это время на выходе РП1 разрешения группы прерывания блока 3 приоритетного прерь::вания имеется сигнал запрета, который поступает на первый вход элемента И-НЕ 4, что исключает прохождение стробирующего импульса на вход стробирования мультиплексора 6.

Как только будет записан импульс в третьем разряде Q3 счетчика 1, на вход ЗП7 блока 3 приоритетного прерывания поступает сигнал прерывания.

По этому сигналу на выходе блока 3

КПО-KTI2 Код прерывания будет сформирован код вектора прерывания, соответствующий высшему приоритету ЗП7.

Зто соответствует двоичному коду

001. После поступления на вход адреса Х10-Х12 мультиплексора б этого кода и одновременного поступления на его стробирующий вход Xl импульса разрешения прохождения сигнала, а также если на его информационном входе Х2-Х9, соответствующем старшему разряду входа множителя 5, имеется сигнал, на выходе мультиплексора б появляется сигнал.

После того, как на вход устройства проходит следующая .серия четырех импульсов, на выходе Яэ десятиразрядного двоичйого счетчика 1 формируется сигнал "0, а на выходе

tr u

1 . Этот код поступает на входы

ЗП7 и ЗП6 запроса прерываний блока

3 приоритета прерывания. При этом на его выходе кода прерывания появляется код 010. Таким образом, каждое нечетное число на .выходе Q з счетчика 1 дает разрешение на прохождение импульсов с мультиплексора 6. За полный цикл счета счетчика 1 (256 импульсов) сформируется

128 импульсов на выходе селекторамультиплексора при нечетных числах.

Ka;«poe ÷åòíîå число на выходах счетчика Qz — Q„, дает соответственно 64 импульса.

F K

«Ю» вых 4 2 .D

3 12 В таблице показан алгоритм работы устройства, где Х вЂ” сигналы, которые не влияют на выходные сигналы блока 3 приоритетного прерывания;

Xl — стробирующий импульс, который проходит на стробирующий вход Xl мультиплексора 6.

Как видно из таблицы, каждому коду, сформированному за один цикл

256 импульсов, прошедших через разряды Х3-Х10 счетчика 1, соответствует определенное количество импульсов на выходе мультиплексора 6.

В зависимости от кода на входе 5 множителя можно сформировать любое число импульсов от 0 до 255.

Если обозначить входную частоту устройства F, входной код числом

К, коэффициент деления D выходного делителя 7 частоты, число разрядов в двоичном счетчике 1 восемь, то выходная частота на выходе одного из каналов устройства (на выходе делителя 7 частоты) будет

Так как все величины в знаменателе формулы — постоянные, а значения числителя (Ф вЂ” частота, К вЂ” код числа на выходе канала) — переменные, то устройство выполняет функции умножения в каждом канале.

Формула изобретения

Устройство для умножения, содержащее двоичный счетчик, элемент И вЂ” НЕ, 90304 4 дешифратор N мультиплексоров и М делителей частоты, выходы которых являются выходами устройства, входы N делителей частоты соединены соответственно с выходами N мультиплексоров, информационные входы которых являются входами множителей устройства, счетный вход двоичного счетчика является входом множимого устройства, f0 о т л и ч а ю щ е е с я тем, что, с целью повышения точности умножения за счет исключения выходного сигнала при нулевом состоянии двоичного счетчика, в него введен блок приоритетного прерывания, входы с нулевого по седьмой запроса прерывания которого соединены соответственно с третьего по десятый разрядными выходами двоичного счетчика, счетный

20 вход которого соединен с первым входом дешифратора, первый и второй разрядные выходы двоичного счетчика соединены соответственно с вторым и третьим входами дешифратора, первый и второй выходы которого соединены соответственно с входом синхрониза- ции и входом разрешения записи блока приоритетного прерывания, третий выход дешифратора соединен с первым входом элемента И вЂ” НЕ, второй вход которого соединен с выходом разрешения прерывания блока приоритетного прерывания, а выход элемента И вЂ” НЕ соединен со стробирующим входами N

35 мультиплексоров, адресные входы которых соединены соответственно с выходами кода прерывания блока приоритетного прерывания.

1290304 оЯ. н

Х11М

93 (2

r3 а aц Д 1 V о х н

Р3И I

Т ох х Е !

С 4

nf I о о

o lJ

ID

1И

Я (а И

v

tf о

Х

I

; l I l k оl о ц и ! И

З 1

t( iц

aO W 11 а Ce М О с4 о <" о

Π— — — - — — — — 0

О O 0 О О О О о — о — о

ΠΠ— О О О О

ΠΠΠΠ— О О

0 О О О О О О О О

О М О О О О О О О

О Х РС О О О О О О

О A М 0 О О О O O

О Й ° и Х М О О О О

О и Х Х М РС О О О

О Р4 Х И OC Х D4 О О

О lk Х rC Х и Х 0 !