Арифметическое устройство в системе остаточных классов

 

Изобретение относится к вычислительной технике и может быть, использовано в цифровых вычислительных системах, работающих в q-ичных системах счисления, в качестве разрядного процессора. Цель изобретения - расширение функциональных возможностей за счет вьтолнения обратного вычитания и сложения содержимого с единицей. Поставленная цель достигается тем, что арифметическое устройство, содержащее входной и выходной регистры, блоки сложения и умножения по рабочему и дополнительному диапазонам СОК, два коммутатора , два преобразователя, схему сравнения, содержит дополнительно пять коммутаторов, блок микропрограммного управления, регистры операндов и соответствующие связи. Это позволяет расширить область применения и функциональные возможности и сохранить высокое быстродействие . 7 ил. i (Л 1С со со ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,Я0„„1290315 А 1 (594 СОб Р 7 72

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCHOINY СВИДЕТЕЛЬСТВУ

C (0

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3890479/24-24 (22) 25.04 85 (46) 15.02 ° 87. Бюл. У 6 (7 1) Московский институт инженеров гражданской авиации (72) В.Г.Естигнеев, А.С.Новожилов и А.Н.Кошарновский (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 419891, кл. С 06 F 7/72, 1974.

Авторское свидетельство СССР

В 1173409, кл. С 06 F 7/72. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО В

СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВ (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных системах, работающих в q-ичных системах счисления, в качестве разрядного процессора. Цель изобретения — расширение функциональных возможностей sa счет выполнения обратного вычитания и сложения содержимого с единицей. Поставленная цель достигается тем, что арифметическое устройство, содержащее входной и выходной регистры, блоки сложения и умножения по рабочему и дополнительному диапазонам СОК, два коммутатора, два преобразователя, схему сравнения, содержит дополнительно пять коммутаторов, блок микропрограммного управления, регистры операндов и соответствующие связи.

Это позволяет расширить область применения и функциональные возможности и сохранить высокое быстродейст-вие. 7 ил.

1 129

Изобретение относится к вычислительной технике и может быть использовано в качестве одного из ц-ичных разрядов многоразрядного позиционного арифметического устройства быстродействующих вычислительных машин.

Цель изобретения — расширение функциональных возможностей за счет выполнения обратного вычитания и сложения содержимого сумматора с единицей.

На фиг. 1 представлена схема арифметического устройства в системе остаточных классов; на фиг. 2 — алгоритм операции сложения содержимого сумматора с единицей; на фиг. 3 алгоритм операции занесения операнда; на фиг. 4 — алгоритм операции умножения; на фиг. 5 — алгоритм операции сложения; на фиг. 6 — алгоритм операции вычитания; на фиг. 7 — алгоритм операции обратного вычитания;

1p,, Р-1.

1=h+1

Расширенный диапазон Я Q достаточен для представления произведения.

Запишем произведение чисел А и В в виде

f0 (2) д. (1 + d q где Ф, и oL, — старшая и младшая цифры произведения, соответственно.

Причем остатки произведения по основаниям рабочего диапазона представляют младшую цифру Ы, Старшая цифра произведения полу" чается следующим образом:

20 оС, = ((А В) — (А В) ) ) (3) I

Арифметическое устройство в системе остаточных классов содержит входной регистр 1, преобразователь 2 числа из оснований рабочего диапазона В основания дополнительного диапазона, регистры 3-11 операнда,блоки 12 и !3 умножения, коммутаторы

14-17, блоки 18 и 19 сложения, преобразователь 20 числа из оснований дополнительного диапазона В основания рабочего диапазона, схему 21 сравнения с константой, выходной регистр 22, блок 23 микропрограммного управления, коммутаторы 24-26,информационный вход 27 устройства, входы

28-34 "Занесение операнда", "Умножение", Сложение", "Вычитание", "Обратное вычитание", "Сложение содержимого сумматора с единицей" и "Исходное состояние" устройства, вход

35 логической " 1" устройства, выходы 36, 37 результата и переноса устройства, выходы 38-63 блока 23 микропрограммного управления.

В основу работы положено следующее.

Пусть исходные числа А и В представлены по основаниям рабочего диР. СОК. апазона

Произведение максимальных чисел из данного диапазона требует квадратичного диапазона для представления.

Введем основания дополнительного диапазона СОК так, что где ()х — операции по модулю Х.

Сумма максимальных чисел требует для caoего представления двойного диапазона. Однако введенный дополнительный диапазон полностью или частично совместно с рабочим диапазоном может быть использован для представления суммы, которую можно записывать в виде:

A + В = V q + g q, (4) где Ч д. — сигнал переноса; — результат операции сложения по основаниям рабочего диапазона.

На выходах преобразователя 2 получается операнд Х в виде кода дополнения до Р Q no основаниям рабочего диапазона Хр = РЦ вЂ” Х (первый выход), в виде дополнения

Хс = У Q — Х по основаниям дополнительного диапазона (третий выход) и в виде Х = (Х,), т.е. расширения операнда Х на основания дополнительного диапазона (второй выход).

40 7 = ((А + В) — ((А + В) ) ) (5)

На регистр 1 поступают q-ичные операнды, каждый q-ичный разряд представлен кодом СОК по рабочим ос45 нованиям системы. Входной регистр

1 представляет, собой совокупность из и самостоятельных подрегистров по рабочим основаниям СОК.

1290315

Первый блок 12 умножения предназначен для перемножения прямых кодов операндов А и В по основаниям рабочего диапазона.

Второй блок 13 умножения предназ5 начен для перемножения прямых кодов

А и В по основаниям дополнительного диапазона.

Первый и второй блоки 18 и 19 сложения предназначены для сложения 10 кодов операндов А и В по основаниям рабочего и дополнительного диапазонов СОК соответственно и состоят из отдельных сумматоров по соответствующим основаниям СОК. 15

Схема 21 сравнения с константой представляет собой элемент И, который формирует сигнал переноса при сложении, вычитании, обратном вычитании и сложении сумматора с еди- 20 ницей, если на его входы поступает комбинация (1, 1) с выхода второго блока 19 сложения по основаниям дополнительного диапазона (можно даже по одному из них) и разрешающий сигнал с выхода блока 23 микропрограммного управлен1ня;

Блок 23 микропрограммного управления имеет стандартную структуру, его кодировка выполняется согласно 30 алгоритмам фиг. 2-7.

Преобразователи 2 и 20 реализуются аналогично прототипу.

Арифметическое устройство в системе остаточных классов предназначено для выполнения следующих операций над q-ичными числами: занесение операнда из памяти в устройство (Чт.), умножение (Умн.), сложение (Сл.), вычитание (Выч.), обратное вычитание 40 (ОВ), сложение содержимого сумматора с единицей (+1).

I. Занесение (Чт.) (см.фиг. 3).

1. В первом такте по управляющему 15 сигналу 38 операнд с входа 27 заносится во входной регистр 1.

2. Во втором такте по управляющим сигналам 39, 42, 63 производится расширение операнда в преобразователе 5р ,2 и запись прямого и дополнительного кодов его по основаниям СОК рабочего,и дополнительного диапазонов в регистры 3, 4, 5 и 7.

2. В третьем такте по управляющему сигналу 61 производится перепись содержимого регистра 5 в регистр 6.

II, Умножение (Умн.) (см. фиг. 4).

1. В первом такте по управляющему сигналу 38 второй операнд с входа

27 заносится во входной регистр 1.

2. Во втором такте по управляющим сигналам 39 и 43 в преобразователе

2 происходит расширение второго операнда на основания дополнительного диапазона, взятие дополнения и запись по основаниям рабочего диапазона в регистр 8, прямого кода по основаниям дополнительного диапазона в регистр 9, дополнительного кода по основаниям дополнительного диапазона в регистр 10.

3. В третьем такте по управляющему сигналу 44 на первом блоке 12 умножения производится перемножение прямых кодов операндов с регистров

3 и 1 по основаниям рабочего диапазона и запись младшего разряда произведения в выходной регистр 22.

4. В четвертом такте по управляющим сигналам 40 и 42 производится перепись содержимого блока 12 в регистр 3, расширение на основания дополнительного диапазона, взятие дополнения в преобразователе 2 и занесение полученных результатов в регистры 4, 5 и 7.

5. В пятом такте по управляющему сигналу 45 на втором блоке 13 умножения перемножаются прямые коды операндов по основаниям дополнительного диапазона с регистров 6 и 9.

6. В шестом такте по управляющим сигналам 47,52, 61 и 62 на втором блоке 19 сложения производится сложение величин с блока 13 и регистра

7, перепись величины с регистра 5 в регистр 6 и передача с регистра

22 на выход 36.

7. В седьмом такте по управляюще1 му сигналу 58 содержимое преобразо- вателя 20 переписывается в выходной регистр 22, в результате которого в регистре 22 оказывается старший разряд произведения.

8. В восьмом такте содержимое регистра 22 с помощью управляющего сигнала 62 передается на выход 36.

III. Сложение (Cn) (см. фиг. 5).

1. В первом такте по управляющему сигналу 38 второй операнд с общей шины заносится во входной регистр .1.

2. Во втором такте по управляющим сигналам 39 и 43 в преобразователе 2 происходит расширение второго операнда на основания дополнительного диапазона, взятие дополне12903 ния и запись полученных величин соответственно в регистры 8, 9 и 1О.

3. В третьем такте по управляющим сигналам 46,50, 53 и 54 в первом и втором блоках 18 и 19 сложения производится сложение прямых ко-. дов операндов по основаниям рабочего и дополнительного диапазонов с регистров 3, 1, 6, 9.

4. В четвертом такте содержимое 1О блока 18 по управляющему сигналу 48 переписывается в регистр 22.

5. В пятом такте по управляющим сигналам 41, 42, 62 производится перепись содержимого блока 18 в ре- 15 гистр 3, расширение на основания дополнительного диапазона, взятие дополнения в преобразователе 2 и передача на выход 36 содержимого регистра 22, а также запись значе- 20 ний с преобразователя 2 в регистры

5 и 7 операнда.

6. В шестом такте по управляющим сигналам 59 и 61 содержимое блока

19 переписывается в регистр 11, а содержимое регистра 5 переписывается в регистр 6.

7. В седьмом такте по управляющим сигналам 47 и 57 в блоке 19 производится сложение содержимого 30 регистров 11 и 7.

8. В восьмом такте по управляющему сигналу 49 на выход 37 переноса со схемы 21 выдается сигнал переноса. 35

IV. Вычитание (Выч.) (см. фиг„6) .

1. В первом такте по управляющему сигналу 38 второй операнд с входа 27 заносится во входной регистр 1.

2. Во втором такте по управляю- 40 щим сигналам 39, 43 в преобразователе 2 происходит расширение второго операнда на основания дополнительного диапазона, взятие дополнения и запись результатов в регистры 8, 45

9 и 10.

3. В третьем такте по управляющим сигналам 46, 50, 55 и 56 в первом

18 и втором 19 блоках сложения производится сложение кбдов по основа- 50 киям рабочего и дополнительного диапазонов с регистров 3, 8, 6, 10.

4. В четвертом такте содержимое блока 18 по управляющему сигналу 48 переписывается в регистр 22. 55

5. В пятом .такте по управляющим сигналам 41, 42 и 62 производится перепись содержимого блока 18 в регистр 3, расширение на основания

15 6 дополнительного диапазона, взятие дополнения в преобразователе 2, передача на выход 36 содержимого регистра 22, а также занесение. иэ преобразователя 2 результатов в регистры 4, 5и 7.

6. В шестом такте по управляющим сигналам 59 и 61 содержимое блока

19 переписывается в регистр 11, а содержимое регистра 5 переписывается в регистр 6.

7. В седьмом такте по управляющим сигналам 47 и 57 в блоке 19 производится сложение содержимого регистров 11 и 7.

8. В восьмом такте по управляющему сигналу 49 на выход 37 переноса со схемы 21 выдается сигнал переноса.

Ч. Обратное вычитание (ОВ) (см. фиг. 7).

1. В первом такте по управляющему сигналу 38 второй операнд с входа

27 заносится во входной регистр 1.

2. Во втором такте по управляющим сигналам 39; 43 в преобразователе

2 происходит расширение второго операнда на основания дополнительного диапазона, взятие дополнения и запись результатов в регистры 8, 9 и 10.

3. В третьем такте по управляющим сигналам 47, 53, 54 и 60 в первом 18 и втором 19 блоках сложения производится сложение кодов по основаниям рабочего и дополнительного диапазонов с регистров 4, 1,7, 9.

Такты-4, 5, 6, 7 и 8 выполняются так же, как и в операции "Вычитание" с

h помощью тех же управляющих сигналов.

VI. Сложение содержимого сумматора с единицей (+ 1) (см. фиг. 2).

1. В первом такте по управляющим сигналам 46, 50 и 51 в нервом 18 и втором 19 блоках сложения производится сложение кодов первого операнда по основаниям рабочего и дополнительного диапазонов с регистров 3 и 6 с единицей.

2. Во втором такте по управляющим сигналам 48 и 59 содержимое блока

18 передается на регистр 22, а содержимое блока 19 — на регистр 11.

3. В третьем такте по управляющим сигналам 41, 42, 62 производится перепись содержимого блока 18 в регистр 3, расширение на основания дополнительного диапазона, взятие

7 12903 дополнения в преобразователе 2, передача на выход 36 содержимого регистра 22 и запись результатов с преобразователя 2 в регистры 4, 5 и 7 операнда.

4. В четвертом такте по управляющим сигналам 47, 57 и 61 в блоке

19 производится сложение содержимого регистра 11 и содержимого регистра 7, а также передача содержи- 10 мого регистра 5 на регистр 6.

5. В пятом такте по управляющему сигналу 49 на выкод 37 со схемы 21 выдается сигнал переноса.

Формула изобретения

Арифметическое устройство в системе остаточных классов, содержащее входной регистр, выходной ре- 20 гистр, преобразователь числа из оснований рабочего диапазона В основания дополнительного диапазона,преобразователь числа из оснований дополнительного диапазона В основания рабочего диапазона, два блока умножения два блока сложения, схему сравнения с константой и два коммутатора, причем информационный вход устройства соединен с информационным входом входного регистра, выход которого соединен с входом первого сомножителя первого блока умножения и с первым информационным входом первого коммутатора, выходы первого 35 блока умножения и первого коммутатора соединены соответственно с первым информационным входом второго коммутатора и с входом первого слагаемого первого блока сложения, вы- 40 ходы второго коммутатора и первого блока сложения соединены соответстВрННо с Информационным входом выкодного регистра и с вторым информа-. ционным входом второго коммутатора, 45 выходы выходного регистра и схемы сравнения с константой являются соответственно выходами результата и переноса устройства, выход второго блока сложения соединен с вхо- 50 дом преобразователя числа из иснований дополнительного диапазона В основания рабочего диапазона,о т л ич а ю ш е е с я тем,что,с целью расширения функциональных возможностей 55 за счет выполнения обратного вычитания и сложения содержимого сумма-, тора с единицей, оно содержит девять| регистров операнда, блок микропрог15 8 раммного управления и коммутаторы с третьего по седьмой, причем выход преобразователя числа иэ оснований дополнительного диапазона В основания рабочего диапазона соединен третьим информационным входом второго коммутатора, выходы третьего и четвертого коммутаторов соединены соответственно с входами первого и второго слагаемьм второго блока сложения, выход которого соединен с информационным входом схемы сравнения с константой, выход пятого коммутатора соединен с входом преобразователя числа из оснований рабочего диапазона В бснования дополнительного диапазона, выходы шестого и седьмого коммутаторов соединены соответственно с входом первого регистра операнда и с входом второго слагаемого первого блока сложения, выход первого регистра операнда соединен с входом второго сомножителя первого блока умножения и с первым информационным входом седьмого коммутатора, второй информационный вход которого соединен с выходом второго регистра операнда, выход третьего регистра операнда соединен с информационным входом четвертого регистра операнда, выходы допслнительного кода по основаниям рабочего диапазона, прямого кода по основаниям дополнительного диапазона, дополнительного кода по основаниям дополнительного диапазона преобразователя числа из оснований рабочего диапазона В основания дополнительного диапазона соединены соответственно с информационными входами второго и шестого, третьего и седьмого, пятого и восьмого регистров операнда, выходы четвертого и пятого регистров операнда соединены соответственно с первым и вторым информационными входами третьего коммутатора, выход шестого регистра операнда соединен с вторым информационным входом первого коммутатора, третий информационный вход которого соединен с входом логической единицы устройства и с первым информационным входом четвертого коммутатора, второй информационный вход которого соединен с выходом второго блока умножения, входы первого и второго сомножителей которого соединены соответственно с выходами четвертого и седьмого регистров one ранда, выходы седьмого, восьмого и

9 12903 девятого регистров операнда соединены соответственно с третьим, четвертым и пятым информационными входами четвертого коммутатора, выход входного регистра соединен с первыми информационными входами пятого и шестого коммутаторов, второй и третий информационные входы которых соединены соответственно с выходами первого блока умножения и первого 10 блока сложения, выход второго блока сложения соединен с информационным входом девятого регистра операнда, входы "Занесение операнда, "Умножение", "Сложение", "Вычитание", "Обратное вычитание", "Сложение содержимого сумматора с единицей" и "Исходное состояние" устройства соединены соответственно с входами блока микропрограммного управления, вход 20 разрешения приема входного регистра и первый управляющий вход пятого коммутатора соединены соответственно с первым и вторым вьмодами блока микропрограммного управления, тре. тий и четвертый выходы которого соединены соответственно с вторым и третьим управляющими входами пятого коммутатора, входы разрешения приема второго, третьего и пятого регистров операнда соединены с пятым выходом блока микропрограммного управления, шестой вьмод которого соединен с входами разрешения приема шестого, седьмого и восьмого регист- 35 ров операнда, вход разрешения первого блока умножения соединен с первым управляющим входом второго коммутатора и с седьмым выходом блока микропрограммного управления, вось- 40

15 10 мой, девятый, десятый, одиннадцатый и тринадцатый выходы которого соединены соответственно с входом разрешения второго блока умножения, первым и вторым управляющими входами третьего коммутатора, вторым управляющим входом второго коммутатора, входом разрешения схемы сравнения с константой и с первым управляющим входом седьмого коммутатора, первый, второй и третий управляющие входы четвертого коммутатора соединены соответственно с четырнадцатым, пятнадцатым и шестнадцатым выходами блока микропрограммного управления, семнадцатый, восемнадцатый, девятнадцатый, двадцатый, двадцать первый, двадцать второй, двадцать третий, двадцать четвертый, двадцать пятый и двадцать шестой выходы которого соединены соответственно с первым и вторым управляющими входами первого коммутатора, четвертым и пятым управляющими входами четверто1 го коммутатора, третьим управляющим входом второго коммутатора, входом разрешения приема девятого регистра операнда, вторым управляющим входом седьмого коммутатора, входом разрешения приема четвертого регистра, входом разрешения выдачи выходного регистра и с первым управляющим входом шестого коммутатора, второй и третий управляющие входы которого соединены соответственно с вторым и третьим управляющими входами пятого коммутатора, первый управляющий вход четвертого коммутатора соединен. с третьим управляющим входом первого коммутатора.

T 290315

27

28 н

2У

DO !

Р, М

dp.

32

1Ч

1290315

ОЮ

42, Я9

42,39

42, ЮУ

1290315

12903 15

) 290315

12903 15

Составитель А.Клюев

Редактор М.Бандура Техред А.Кравчук Корректор В.Бутяга

Заказ 7903/47 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4