Запоминающее устройство с коррекцией ошибок

 

Изобретение относится к вычислительной технике, в частности к полупроводниковым запоминакяцим устройствам . Целью изобретения является повышение быстродействия запоминающего устройства. Устройство содержит накопитель, блок коррекции, блоки взвешивания кодов, элементы ИЛИ. В основе работы устройства лежит использование кодов, в которых каждому информационному или проверочному разряду присваивается вес, заданный в виде целого числа. Повышение быстродействия достигается за счет параллельного декодирования. данных в одном слое элементов. 2 ил. 1 табл. W С to CD О 4 ;о

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (д) 4 G 11 С 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ и А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 3941638/24-24 (22) 05.08.85 (46) 15.02.87. Бюл. У 6 (72) В.И.Эннс (53) 621.398 (088.8) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (56) Валиев К.А., Орликовский А.А.

Полупроводниковые интегральные схемы памяти на биполярных транзисторных структурах. М.: Сов. радио, 1979, с. 296.

Патент Франции 2528613, кл. G 11 С 11/34, 1983. (54) ЗАПОИИНАКМЦЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК

„„SU„„1290439 А1 (57) Изобретение относится к вычислительной технике, в частности к полупроводниковым запоминающим устройствам. Целью изобретения является повышение быстродействия запоминающего устройства. Устройство содержит накопитель, блок коррекции, блоки взвешивания кодов, элементы ИЛИ. В основе работы устройства левит использование кодов, в которых каждому информационному или проверочному разряду присваивается вес, заданный в виде целого числа. Повышение быстродействия достигается за счет параллельного декодирования. данных в одном слое элементов. 2 ил. 1 табл.

1 12904

Изобретение относится к вычислительной технике, в частности, к полупроводниковым запоминающим устройствам.

Целью изобретения является повышение быстродействия запоминающего устройства.

На фиг. 1 представлена схема запоминающего устройства с коррекцией ошибок; на фиг.2 — пример выполнения 10 блока взвешивания кодов.

Запоминающее устройство (фиг.1) содержит накопитель 1, блок 2 коррекции, блоки 3 взвешивания кодов, элементы ИЛИ 4. На фиг.1 обозначены так- 15 же выходы 5 накопителя 1, выходы 6 блоков 3 взвешивания кодов, выходы 7 элементов ИЛИ 4, выходы 8 устройства.

В основе работы запоминающего устройства лежит использование кодов, 20 в которых каждому информационному или проверочному разряду присваивается вес, заданный в виде целого числа.

Веса всех разрядов должны отличаться друг от друга. Считываемое слово не содержит ошибки, если сумма весов единичных проверочных разрядов равна сумме весов единичных информационных разрядов,взятой по модулю числа, не менее чем в два раза превышающего мак-30 симальный используемый вес.

В основе работы запоминающего устройства (фиг.1) используется таблица весов, пример которой для кода (22,16) показан ниже. 35

Запоминающее устройство (фиг. 1) работает следующим образом.

Блоки 3 взвешивания кодов разбиты в группы, количество которых равно 40 количеству информационных разрядов.

Количество блоков 3 взвешивания кодов в каждой группе определяется максимальной суммой весов информационных разрядов. Если при построении декоде- 45 ра запоминающего устройства использована приведенная таблица, то для проверки равенства суммы весов no mod 64 требуется 4 блока 3 взвешивания кодов, так как максимальная сумма весов 50 информационных разрядов равна 200. На входы блоков 3 взвешивания. кодов.поступают сигналы с выходов накопителя

5, причем на входы блоков группы поступает инверсное значение разряда, правильность которого проверяется в данной группе, и прямое значение всех остальных разрядов. В блоках 3 взвешивания проверяется равенство суммы весов проверочных разрядов сумме весов информационных разрядов, взятой по модулю заданного числа. Если суммы весов единичных информационных и проверочных разрядов равны, то на выходе

6 одного из блоков 3 взвешивания ко— дов появляяется " 1", которая свидетельствует об ошибке символа. Эта "1" проходит через элемент ИЛИ 4 на блок

2 коррекции, в котором соответствующий разряд инвертируется.

Блок 3 взвешивания кодов может быть выполнен по-разному, например, в его основе может лежать применение стандартных KoMnaðàòoðoB напряжения, ко входам которых подсоединяются сумми— рующие цепи резистивных элементов.

На фиг.2 изображен блок взвешивания кодов, выполненный на основе двух

ЭСЛ-элементов. В случае малого числа входов номиналы резисторов, подключенных к входам блоков взвешивания кодов, могут быть выбраны обратно пропорциональными весам соответствующих разряцов. На базы транзисторов 9 и 9 подаются сигналы проверочных разрядов, а на базы транзисторов 9 и

94 - сигналы информационных разрядов.

Номиналы резисторов 10 - 10 выбираются так, чтобы при равенстве весов информационных и проверочных разрядов смещения напряжения на базах 9<-94 обеспечивали состояние " 1" на выходах обоих ЭСЛ-элементов, а смещения напряжения в этом случае были меньшими, чем при различии суммы весов информационных и проверочных разрядов на единицу веса. Поэтому единица на выходе

6 блока 3 взвешивания кодов появляется только в случае равенства суммы весов единичных информационных и проверочных разрядов. Модуль числа в блоке взвешивания кодов (фиг.3) учитывается с помощью резисторов 10 и

10, номиналы которых выбираются по правилу. Для первого узла взвешивания в группе R10,=R10 =cx, для второго

R10 =R10 =A/М, для третьего — К10 =

=R10 =A/2М и т.д., где M — число, по модулю которого происходит взвешивание.

Быстродействие запоминающего элемента обеспечивается тем, что определение ошибок в нем происходит параллельно, в одном слое элементов. Конструкция, приведенная на фиг.1, практически. пригодна для запоминающего устройства с короткими словами, так

1290419 ния .

Информацио нные р аз ряды

Проверочные разряды

1г1

1 34 5 6 1 2345 6 7 8 9 10 11 12 13 14 15 16

1 248 16 32 356 79 10 11 12 13 14 15 17 18 19 20 21 как в случае длинных слов требуется большая чувствительность дифференциальных каскадов узлов вэвешива5

Наибольший эффект дает использование изобретения в запоминающем устройстве, в котором из слова, считанного из накопителя, на выход поступает всего один разряд. Такими устройства- 10 ми являются статические одноразрядные

ЭСЛ БИС ЗУПВ и динамические одноразрядные МОП БИС ЗУПВ. Для реализации изобретения в них требуется всего одна группа блоков взвешива—

15 ния (фиг.1 ) . Быстродействие же декодирования по сравнению с прототипом повышается в

2-3 раза.

Формула изобретения

Запоминающее устройство с коррекцией ошибок, содержащее накопитель v блок коррекции, входы первой группы которого соединены с прямыми выходами накопителя, и выходы являются выходами устройства, о т л и ч а ю щ е е— с я тем, что, с целью повышения быстродействия, в устройство введены блоки взвешивания кодов, элементы ИЛИ и элементы И, причем входы блоков взвешивания кодов подключены к соответствующим прямым и инверсным выходам накопителя, а выходы соединены с входами соответствующих элементов

ИЛИ, выходы которых подключены к входам соответствующих элементов И, выходы которых соединены с входами второй группы блока коррекции.

12904! 9

Составитель О.Исаев

Техред Л.Олейник Корректор М.Самборская

Редактор К.Волощук

Заказ 7910/52 Тираж 6!!

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб, д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4