Устройство для сдвига

 

.Изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислительных системах, а также специализированных вычислительных комплексах для сдвига двоичных кодов .и чисел . Целью изобретения является расширение функциональных возможностей за счет определения старшего значащего разряда и выполнения арифметических сдвигов. Поставленная цель достигается тем, что устройство для сдвига, содержащее входной регистр 1, блок 2 коммутаторов 3 и счетчик 4, содержит пять групп 6,7,9,10,12 элементов И, две группы элементов ИЛИ 8,11, два элемента ИЛИ 13, 14 и элемент запрета 15 с соответствующими связями. 2 ил. (Л ю о О) fe/

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,Я0„„1291964 А 1 (51)4 G 06 F 7 38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

6 22

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1) 3968698/24-24 (22) 16.09.85 (46) 23.02.87. Вюл. У 7 (72) Г.Х.Каграманов и М.Г.Маркаров (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 1140113, кл. С 06 F 7/38, 1983.

Авторское свидетельство СССР

У 602939, кл. G 06 F 7/00, 1976. (54) УСТРОЙСТВО ДЛЯ СДВИГА (57) Изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислительных системах, а также специализированных вычислительных комплексах для сдвига двоичных кодов и чисел. Целью изобретения является расширение функциональных возможностей эа счет определения старшего значащего разряда и выполнения арифметических сдвигов. Поставленная цель достигается тем, что устройство для сдвига, содержащее входной регистр

1, блок 2 коммутаторов 3 и счетчик

4, содержит пять групп 6,7,9, 10, 12 элементов И, две группы элементов

ИЛИ 8,11, два элемента ИЛИ 13, 14 и элемент запрета 15 с соответствующими связями. 2 ил.

1 1291964 2

Изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислительных системах, а также в специализированных вычислительных комплексах 5 для сдвига двоичных кодов и чисел.

Целью изобретения является расширение функциональных возможностей за счет определения левого значащего разряда и выполнения арифметических сдвигов

На фиг. 1 представлена схема устройства для сдвига (для n=2, m=3); на фиг. 2 — схема коммутатора.

Устройство для сдвига (фиг.1) содержит входной регистр 1, блок 2 коммутаторов 3, счетчик 4 с триггеРами 5 разрядов, группы элементов

И 6 и ?, группу элементов ИЛИ 8, группы элементов И 9 и 10, группу элементов ИЛИ 11, группу элементов

И 12, элементы ИЛИ 13 и 14, элемент

15 запрета, вход 16 операнда, вход

1? кода сдвига, выход 18 результата, 25 вход 19 логического сдвига в сторону старших разрядов, вход 20 арифметического сдвига, вход 21 арифметического сдвига в сторону старших разрядов, вход 22 сдвига в сторону старших разрядов, вход 23 поиска старшего значащего бита, тактовый вход 24, выход 25 переполнения.

Коммутатор 3 (фиг.2) содержит первый, второй и третий информационные входы 26-28, первый и второй управляющие входы 29 и 30, первый и второй выходы 31 и 32, элемент И

33, элементы 34 и 35 за и элемент ИЛИ 36.

Устройство для сдвига работает 40 следующим образом.

Рассмотрим пример правого арифметического сдвига (сдвига в сторону младших разрядов), предполагая, что 45 через вход 16 на выходе регистра 1 установлено число "1, 01010000", а на счетчике 4 — константа сдвига, равная "11000". Это значит, что веса для первого и второго ярусов равны

"1", а для третьего, четвертого и т.д. ярусов — "0". Так как сдвиг правый арифметический, то код логической "1" будет на входе 10, а на входах 19, 21-23 будут уровни логического "0". Нри этом код числа

"1,01010000", подводимый на вход коммутаторов 3 первого яруса, на выходе примет вид " 1, 10101000", т.е. код получится со сдвигом вправо на одну двоичную позицию, соблюдая при этом правильное распространение знакового разряда вправо. На выходе второго яруса сдвинутый код числа примет вид "1, 11101010". Далее этот код будет оставаться неизменным на выходах всех остальных ярусов устройства.

Рассмотрим пример, когда устройство настроено на режим левого арифметического сдвига (сдвига в сторону старших разрядов). Предположим, что в исходный момент в регистре 1 установленный код числа имеет вид

"1, 11101111", а константа в счетчике

4 — "1010000". При этом коды логической "1" будут установлены на входах

20-22, а на входах 19 и 23 — коды логического "0". При таком соотношении данных на выходе первого яруса сдвинутый код числа будет иметь вид

"1,1101111X". В младшей двоичной позиции будем иметь либо О, либо 1, что зависит.от общей длины двоичного числа, выходящего за пределы разрядной сетки регистра 1. На выходе второго яруса код числа остается беэ изменениФ вЂ” " 1, 1101111Х". На выходе третьего яруса, сдвигающего на число двоичных позиций, равное "1", код числа примет вид " 1, 111ХХХХХ".

При этом на выходе 25 сформируется сигнал переполнения (ошибочной ситуации), так как выдвинутый разряд не совпадает со знаковым.

Рассмотрим работу устройства в режиме поиска левого значащего бита

"0" или "1". На входах 20,22 и 23 устанавливается потенциал логической " 1", на входах 19 и 2 1 устанавливается потенциал логического "0".

С входа 24 через элемент 15 запрета поступают импульсы на счетный вход счетчика 5, увеличивающие его содержимое до возникновения на выходе элемента ИЛИ 14 единичного потенциала, который блокирует прохождение тактовых импульсов через элемент 15 запрета. В счетчике 4 фиксируется код, определяющий положение левого значения бита., Формула изобретения

Устройство для сдвига, содержащее счетчик, входной регистр, блок коммутаторов, состоящий из и ярусов по ш

1291964 коммутаторов в каждом, причем первь и и второй информационные входы j-го коммутатора первого яруса соединены соответственно с прямыми выходами го и (j+ 1)-го разрядов входного регистра, вход которого соединен с входом операнда устройства, первый выход j-го коммутатора i-ro яруса (i = 1-n, j = 1-m) соединен с первым информационным входом j-ro коммутато-1О ра и вторым информационным входом (j — 2 )-ro коммутатора (i+1=ro яруса, первый управляющий вход коммутаторов каждого яруса соединен с прямым выходом соответствующего разряда счетчика, входы разрядов которого являются входом кода сдвига устройства, выход результата которого соединен с первыми выходами коммутаторов последнего яруса, о т л и ч а ю- 20 щ е е с я тем, что, с целью расширения функциональных возможностей за счет определения старшего значащего разряда и выполнения арифметических сдвигов, оно содержит пять групп элементов И, две группы элементов ИЛИ, два элемента ИЛИ и элемент запрета, причем третий информационный вход j-ro коммутатора первого яруса соединен с прямым выходом (j-1)-ro разряда входного регистра, первый выход j-го коммутатора i-ro яруса соединен с третьим информационным входом (j+2")-го коммутатора (i+ 1)го яруса, вторые управляющие входы 35 коммутаторов всех ярусов соединены с входом сдвига в сторону старших разрядов устройства, первые входы элементов И первой и второй групп соединены соответственно с входом 40 арифметического сдвига и входом логического сдвига в сторону старших разрядов устройства, вторые входы элементов И первой группы соединены с первыми информационными входами 45 первых коммутаторов соответствующих. ярусов, второй вход i-ro элемента

И второй группы соединен,с первым информационным входом (2 + 1)-ro коммутатора i ãî яруса, выходы эле- 50 ментов И первой и второй групп соединены соответственно с первым и вторым входами соответствующих элементов ИЛИ первой группы, выход

ro элемента ИЛИ которой соединен с третьим информационным входом первого коммутатора i-ro яруса и с вторыми информационными входами коммутаторов с первого по (2 )-й i-го яруса, входы первого элемента и третьей группы соединены соответственно с инверсными выходами первого и второго разрядов входного регистра, входы первого элемента И четвертой группы соединены соответственно с прямыми выходами первого и второго разрядов входного регистра, входы

i-го, кроме первого, элемента И третьей группы соединены соответственно с вторыми выходами коммутаторов с первого по (2 +1)-й (i-1)-го яруса, входы i-го, кроме первого, элемента И четвертой группы соединены соответственно с первыми выходами коммутаторов с первого по (2 " +

+1)-й (i-1)-го яруса, выходы элементов И третьей и четвертой групп соединены соответственно с первым и вторым входами соответствующих элементов ИЛИ второй группы, инверсные выходы которых соединены соответственно с первыми входами элементов И пятой группы, вторые входы которых соединены с прямыми выходамн соответствующих разрядов счетчика, выход первого элемента ИЛИ соединен с третьими входами элементов И пятой группы, выходы которых соединены соответственно с входами второго элемента ИЛИ, выход которого является выходом переполнения устройства и соединен с управляющим входом элемента запрета, выход которого соединен со счетным входом счетчика, тактовый вход устройства соединен с первым информационным входом элемента запрета, второй информационный вход которого соединен с первым входом первого элемента ИЛИ и является входом поиска старшего значащего бита устройства,, вход арифметического сдвига в сторону старших разрядов которого соединен с вторым входом первого элемента ИЛИ.. э

129!964 и2. Z

Составитель А..Клюев

Техред В.Кадар Корректор Е.Сирохман

Редактор В.Данко

Заказ 265/47 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35„ Раушская наб,, д.4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4