Арифметическое устройство

 

Изобретение относится к области вычислительной техники и может быть использовано для конвейерной обработки массивов чисел. Целью изобретения является сокращение затрат оборудования . Поставленная цель достигается тем, что арифметическое устройство, содержащее элемент И и вычислительные блоки, казкдый из которых содержит три регистра, сумматор-вычитатель, триггер, элемент ИЛИ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, три коммутатора , два элемента И и элемент НЕ, содержит элемент ИСКЛЮЧАЮЩЕЕ ШШ с соответствующими связями. 1 ил. (Л С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

С 06 Р 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3944319/24-24 (22) 16.08.85 (46) 15.02.87, Бюл. Б 6 (72) F..Я.Ваврук, А.А.Мельник и И.Г.11моць (53) 681.325(088.8) (56) Авторское свидетельство СССР

11 798825, кл. G 06 F 7/38, 1978.

Авторское свидетельство СССР

У 1089577, кл. С 06 Р 7/38, 1982.

„„SU„„1290299 A 1 (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть использовано для конвейерной обработки массивов чисел. Целью изобретения является сокращение затрат оборудования. Поставленная цель достигается тем, что арифметическое устройство, содержащее элемент И и вычислительные блоки, каждый из которых содержит три регистра, сумматор-вычитатель, триггер, элемент ИЛИ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, три коммутатора, два элемента И и элемент НЕ, содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с соответствующими связями. 1 ил.

1290299

Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных устройств для выполнения операций умножения, деления, извлечения квадратного корня при обработке массивов многоразрядных чисел.

11ель изобретения — сокращение затрат оборудования, На чертеже представлена схема !О арифметического устройства.

Арифметическое устроиство содержит вычислительные блоки 1, каждый вычислительный блок 1 содержит триггер 2, первый, второй и третий ре- !5 гистры 3, 4 и 5, первый элемент ИСКЛОЧА)ОЩЕЕ ИЛИ 6, сумматор-вычитатель

7, второй элемент ИСКЛ1ОЧА)ОЩЕЕ ИЛИ 8, первый и второй элементы И 9 и 1О, элемент ИЛИ 11, элемент HE 12, пер- 20 вый, второй и третий коммутатора 13, !

4 и 15, вход !6 тактовых импульсов устройства, первый, второй и третий информационные входы 17, 18 и 19 устройства, вход 20 извлечения квадратного корня устройства, вход 21 умножения устройства, вход 22 деления устройства, элемент ИСКЛ)ОЧА)ОШЕЕ ИЛИ

23, элемент И 24, первый, второй и третий информационные выходы 25, 26 30 и 27 устройства.

Арифметическое устройство работает следующим образом, В исходном состоянии информационные 17, 18 и 19 и управляющие 20, 21 35 и 22 входы находятся в нуле. !

При операции умножения на вход 21 умножения подается единичный потенциал, а на входы 20 и 22 извлечения 40 квадратного корня и деления — нулевой потенциап.

Множимое и множитель потупают соответственно на второй и третий ин- 45 формационные входы 18 и 19 устройства, а на первый информациочный вход

17 устройства при этом посгупает нулевой потенциал.

На третий управляющий вход комму- 50 татора 14 с выхода элемента ИЛИ !1 пс поступает нулевой потенциал.

По первому тактовому импульсу в триггер 2 первого вычислительного блока 1, записывается единица, а в гервый, второй и третий регистры 3, 4 и

5 этого же вычислительного блока— соответственно нуль, множимое и множитель. Сигнал с выхода триггера 2 задает сумматору-вычислителю 7 операцию вычитание.

Значения n-ro и (n + 1}-го разрядов множителя поступают на входы элемента ИСК1ПОЧА)ОНЕЕ ИЛИ 6, на прямом и инверсном выходах которого формируются соответственно единичные сигналы при неравенстве указанных разрядов.

Информация с выходов элемента ИСКЛ!ОЧА(О(ЕЕ ИЛИ 6 проходит через элементы И 9 и 10 и поступает на первый и второй управляющие входы коммутатора 14.

В зависимости ст значений на первом и втором управляющих входах на выход коммутатора 14 передается сдвинутая на один разряд информация с выхода регистра 3 или сумматора-нычитателя 7, Информация с выхода второго коммутатора l4 первого вычислительного блока поступает на вход первого ре1 гистра 3 (старших разрядов) и на вход первого разряда третьего регистра 5 ((n + 1) -й разряд) второго вычислительного блока 1 °

На остальные входы третьего регистpà 5 втсосгс вычислительного блока

М поступает множитель с третьего регистра 5, сдвинутый вправо на один разряц, Значение -гс разряда множителя проходит через первый коммутатор 13 и поступает на информационный вход триггера 2 второго вычислительного блока 1 . Множимое с выходов второго

2 регистра 4, кроме второго и третьего разрядов, поступает на входы соответствующих разрядов второго регистра 4 второго вычислительногс блока 1 .

Второй и третий разряд множимого проходит череэтретий коммутатор 15 на входы второго и третьего разрядов второго регистра второго вычислительного блока 1

По второму тактовому импульсу информация с выходов первого вычислительного блока 1„ записывается в триггер

2, в первый, второй, третий регистры

3, 4 и 5 второго вычислительного блока !2. Одновременно в первый вычислительный блок 1, записывается новая информация для выполнения операции умножения, В каждом вычислительном блоке выполняется одна интеграция алгоритма умножения. Результат умножения с удвоенной точность.с снимается с выходов второго коммутатора 14 и с

3 12902 третьего регистра 5 вычислительного блока 1„°

При операции деления на вход, 22 деления подается единичный .потенциал, а на входы 20 и 21 извлечения квад5 ратного корня и умножения — нулевой потенциал.

Старшие разряды делимого (первое полуслово) поступают на первый вход

17 устройства, а его младшие разряды 10 (второе полуслово) поступают на третий информационный вход 19 устройства, причем младший разряд второго полуслова поступает на вход первого разряда этого информационного входа. 15

Делитель поступает на второй информационный вход 18 устройства.

Знаковые разряды делимого и делителя поступают на входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23, сигнал с выхода ко- 20 торого проходит через элемент И 24 и при равенстве 3 знаков устанавливает триггер ? первого вычислительного блока в единицу.

По первому тактовому импульсу ин- 25 формация с информационных входов 17, 18 и 19 устройства записывается соответственно в регистры Э, 4 и 5 первого вычислительного блока 1,, сумматор-вычитатель 7 которого выполняет 30 вычитание или суммирование при соответственно единичном или нулевом значении триггера 2.

Инверсное значение знака результата, полученное на выходе сумматоравычитателя 7, поступает на второй вход второго элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 8, на первый вход которого поступает знак делителя.

B случае равенства информации на первом и втором входе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 на выходе этого элемента получаем ноль, а в случае неравенства — единицу, Информация с выхода второго элемента ИСКЛЮЧАЮЩЕЕ 45

ИЛИ 8 проходит через первый коммутатор 13 и поступает на вход триггера

2 второго вычислительного блока 1>.

Информация из выходов сумматоравычитателя 7, сдвинутая влево на один разряд, проходит через второй коммутатор 14 и поступает на входы старших разрядов первого регистра Э второго вычислительного блока. 55

На вход младшего разряда данного регистра 3 поступает информация с выхода л -го разряда третьего регистра

5 первого вычислительного блока, про99 4 шедшая через соответствующий разряд второго коммутатора 14 данного вычислительного блока. Информация с. выхода (+ 1) -ro разряда второго коммутатора 14 (знак частного) поступает на вход первого разряда третьего регистра 5 второго вычислительного блока 1 . На входы остальных разрядов данного регистра 5 поступает информация с выходов третьего регистра 5 первого вычислительного блока 1,, сдвинутая вправо на один разряд. Делитель с выхода второго регистра 4, крома второго и третьего разрядов, поступает на входы соответствующих разрядов второго регистра 4 вычислительного блока 1 . Информация с выходов второго и третьего разрядов второго регистра 4 проходит через третий коммутатор 15 и поступает на входы соответствующих разрядов второго регистра

4 второго вычислительного блока 1д .

По второму тактовому импульсу информация с выходов первого вычислительного блока 1, записывается в триггер 2, в первый, второй и третий регистры 3, 4 и 5 второго вычислительного блока 1,. Одновременно в первый вычислительный блок 1 записывается

1 новая информация для выполнения операции деления. В каждом вычислительном блоке выполняется одна интерация алгоритма деления. Результат деления снимают с выходов (ь — 1) -го разрядов третьего регистра 5 и (n + l) -го разряда второго коммутатора 14 вычислительного блока 1„, причем информация на выходе (n — 1) -го разряда третьего регистра 5 является знаком результата, а информация на выходе (+ 1) -го разряда второго коммутатора — младшим разрядом после прохождения данных через все вычислительные блоки 1.

При извлечении квадратного корня на вход 20 подается единичный потенциал, а на входы 21 и 22 умножения и деления — нулевой потенциал. Старшие разряды подкоренного числа (первое полуслово) поступают на первый информационный вход !7 устройства, младшие разряды (второе полуслово) — íà -,ретий информационный вход 19 устройства, причем младший разряд второго полуслова поступает на вход первого разряда этого информационного входа. На второй информационный вход 18 устройства поступает ноль. На выходе эле1290299 мента И устанавливается единица, которая поступает на вход триггера 2 первого вычислительного блока 1 . Потенциал с входа 20 извлечения квадратного корня поступает на установоч- 5 ные входы в единицу третьего, четвертого, ..., (i+ 2J-го разрядов вторых регистров 4 соответственно первого 1, второго 1,..., i-ro вычисли

11 тельного блока и устанавливает дан- 1О ные разряды регистрон 4 в единицу.

По первому тактовому импульсу в триггер 2 первого вычислительного блока, записывается единица, а в первый, второй, третий регистры 3, 4 и 15

5 этого вычислительного блока — информация соответственно с первого, второго и третьего информационных входов 17, 18 и 19 устройства. На сумматоре-вычитателе 7 происходит вы- 20 читание содержимого второго регистра

4 (0.010...0) из содержимого пернего регистра 3. Результат вычитания, сдвинутый влево на один разряд, проходит через второй коммутатор 14 и 25 поступает на входы старших разрядов

3 второго вычислительного блока I .

На вход младшего разряда данного ре-. гистра 3 поступает информация с выхода ь -го разряда третьего регистра 5 30 первого вычислительного блока, прошедшая через соответствующий разряд второго коммутатора 14 данного вычислительного блока.

И..-.версное значение знака результа- 35 та вычитания, полученное на выходе сумматора-вычитателя 7, поступает на второй вход второго элемента ИСКЛ10ЧАNI!1EE HJN 8, на перный вход которого поступает ноль с выхода первого разряда второго регистра 4. В равенства информации на первом и втором входе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 на выходе этого элемента получают ноль, а в случае неравенства — единицу. Информация е выхода второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 проходит через первыи коммутатор 13, через (1+ 1) -й разряд второго коммутатора 14 и поступает соответстнен- 50 но на вход триггера 2 и на вход первого разряда регистра 5 второго вычислительного блока 1 . Информация

2 с выходов второго регистра 4, кроме второгО и третьего разрядов посту пает на входы соответствующих разрядов второго регистра 4 второго вычислительного блока 1 . На второй и

2 третий разряд данного регистра поступает соответственно инверсное и п. ямое значение знака сумматора-вычитателя 7, прошедшее через третий коммутатор 15. .Информация с выходов третьего регистра 5, сдвинутая вправо на один разряд, поступает на входы третьего регистра 5 второго вычислительного блОка 1 °

По второму тактовому импульсу информация с выходов первого вычислительного блока 1, записывается н триггер 2, в первый, второй и третий регистры 3, 4 и 5 второго вычислитель- . ного блока 1 . Одновременно в первый вычислительный блок 1, записывается новая информация для извлечения квадратного корня. В каждом вычислительном блоке выполняется одна итерация алгоритма извлечения квадратного корня.

Результат извлечения квадратного корня получают на выходах второго регистра 4 вычислительного блока 1 после прохождения данных через все вычислительные блоки 1.

Формула изобретения

Арифметическое устройство, содержащее элемент И и и вычислительных блоков (p -разрядность операндов), каждый из которых содержит три регистра, сумматор-вычитатель, триггер, элемент ИЛИ, два элемента ИСКЛ10ЧАЮЩЕЕ

ИЛИ, коммутатор, второй коммутатор, два элемента И и элемент НЕ, причем информационные входы первого, второго и третьего регистров первого вычислительного блока соединены соответственно с первым, вторым и третьим информационными входами устройства, первый информационный выход устройстI ва соединен с первыми и --разрядами выхода второго коммутатора последнего вычислительного блока, разряды, кроме младшего второго информационного выхода устройства, соединены соответственно с первыми и-1 разрядами выхода третьего регистра последнего вычислительного блока, вход деления устройства соединен с перным входом элемента И, инверсный выход которого соединен с информационным входом триггера первого вычислительного блока, 1 -й разряд . (i = 1, ...,n) выхода третьего регистра i -ro вычислительного блока соединен с (i + 1) -м разрядом информационного входа третьего

12902 регистра (1+ 1) -го вычислительного блока, первых разрядов выхода второго коммутатора i-ro вычислительного блока соединены с информационным входом первого регистра (1 + 1) -го вычислительного блока, выход первого коммутатора i--го вычислительного блока соединен с информационным входом триггера (I + 1) -ro вычислительного блока, вход тактовых импульсов уст- f0 ройства соединен с входами разрешения приема триггера, первого, второго и третьего регистров каждого вычислительного блока, вход извлечения квадратного корня устройства соеди- f5 нен с первым управляющим входом третьего коммутатора каждого вычислительного блока, вход умножения устройства соединен с первыми входами первого и второго элементов И и с 20 первым управляющим входом первого коммутатора каждого вычислительного блока, разряды выхода третьего коммутатора 1 -го вычислительного блока соединены (i + 1) -м и (+ 2) -м разрядами информационного входа второго регистра (1 + 1) -ro вычислительного блока, в i -м вычислительном блоке выход триггера соединен с входом управления сумматора-вычитателя, пер- 30 вый информационный вход которого соединен с выходом первого регистра, а второй информационный вход — с выходом второго регистра, первый информационный вход первого коммутатора соединен с и --м разрядом выхода третьего регистра, 1 и (n + 1) -й разряды. выхода которого соединены соответ- ственно с первым и вторым входами первого элемента ИСКЛЮЧА1йИЕЕ ИЛИ, 40 первый и второй входы второго элемента ИСКЛ10ЧА1ОШЕЕ ИЛИ соединены соответственно с первым разрядом выхода второго регистра и с инверсным первым разрядом выхода сумматора-вычитателя,45 второй информационный вход первого коммутатора соединен с выходом второго элемента ИСКЛЮЧАЮТ(ЕЕ ET, (i —

1) -й разряд выхода первого регистра соединен с i -м разрядом первого информационного входа второго коммутатора, первый разряд первого информационного входа которого соединен с первым разрядом выхода первого регистра, 1 -е разряды второго и третье-55 го информационных входов второго коммутатора соединены соответственно с ((— 1)-м и ((+ 1)-м разрядами выхода сумматора — вычитателя, первый 1

99 8 разряд второго информационного Входа и -й разряд третьего информационного входа второго коммутатора соединены соответственно с первым разрядом выхода сумматора-вычитателя и с -м разрядом выхода третьего регистра, первый и второй управляющие входы второго коммутатора соединены соответственно с выходами первого и второго элементов И, вторые входы которых соединены соответственно с инверсным и прямым выходами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый управляющий вход третьего коммутатора соединен через элемент НЕ с вторым управляюШим входом третьего коммутатора, первый разряд псрвого информационного входа которого соединен с инверсным первым разрядом выхода сумматора-вычитателя, первый и второй разряды второго информационного входа третьего коммутатора соединены соответственно с (i+ 1) -м и (i+,2)-м разрядами выхода второго регистра, о т л и ч а ю ш е е с я тем, что, с целью сокращения затрат оборудования, оно содержит элемент ИСКЛРЧАКЙЕЕ ИЛИ, причем вход деления устройства соединен с первым входом элемента ИЛИ каждого вычислительного блока, первые разряды первого и второго информационных входов устройства соединены соответственно с первым и вторым входами элемента ИСКЛИЧАЖЩЕЕ ИЛИ, выход которого соединен с вторым входом элемента И, младший разряд второго информационного выхода устроИства соеДинен с (+ 1) -м разрядом выхода второго коммутатора, вход извлечения квадратного корня устройства соединен с вторым входом элемента ИЛИ каждого вычислительного блока, выход второго регистра последнего вычислительного блока является третьим информационным выходом устройства, разряды, кроме (i + 11 -го и (i + 2) -го,выхода второгс регистра 1 -ro вычислительного блока соединены с соответствуюшими разрядами информационного входа второго регистра (i + 1) -ro вычислительного блока, (+ 1) -й разряд выхода второго коммутатора i-го вычислительного блока соединен с младшим разрядом инфсрмационного входа третьего регистра (1 + 1) -го вычислительного блока, причем в i -м вычислительном блоке выход второго элемента ИСКЛРЧАМ)ЩЕЕ ИЛИ соединен с (+ l) -м разрядом второго информационного входа третьего

1290299

Составитель А. Клюев

Редактор M. Дылын Техред Л.Олейник Корректор С, Черни

Заказ ?902/46

Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Fi-35, Раушская наб °, д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 коммутатора, соединен с первым разрядом выхода сумматора-вычитателя, второй вход элемента ИЛИ соединен с. установочным входом (+ 2) -го разряда

10 второго регистра, третий управляющий вход второго коммутатора и второй управляющий вход первого коммутатора соединен с выходом элемента ИЛ1.