Устройство для дельта-демодуляции сигналов

 

Изобретение относится к автоматике и вычислительной технике. Его использование в системах передачи информации позволяет повысить достоверность передачиза счет устранения искажений сигналов с резкими перепадами уровня. Устройство содержит два блока оперативной памяти, буферньш регистр, цифроаналоговый преобразователь , два коммутатора, синхронизатор , формирователь управляющих сигналов , интегратор и фильтр нижних частот . Введение формирователя имhyльсов, регистра сдвига, трех элементов И, блока элементов НЕ, элемента ИЛИ, элемента НЕ и счетчика обеспечивает замену участка с резким перепадом, искаженного по перегрузке, на вели- ;чину этого перепада. 1 з.п. ф-лы, 4 ил. iS сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (191 (11) (504 03 M 2 ч1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

RO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3765142/24-24 (22) 04.07.84 (46) 23.02.87. Бюл. Р 7 (72) Н,И. Козленко, P.Í. Рыжкова, В.И. Сапрыкин, А.Н. Асосков и И.Г. Павлов (53) 621.376.56 (088.8) (56) Дельта-модуляция. Теория и применение. - M.: Связь, 1976, с. 28, рис. 2.5.

Авторское свидетельство СССР

М 1163476, кл. Н 03 M 3/00, 15.07.83. (54 ) УСТРОЙСТВО ДЛЯ ДЕЛЬТА-ДЕИОДУЛЯЦИИ СИГНАЛОВ (57) Изобретение относится к автоматике и вычислительной технике. его использование в системах передачи информации позволяет повысить достоверность передачи за счет устранения искажений сигналов с резкими перепадами уровня. Устройство содержит два блока оперативной памяти, буферньш регистр, цифроаналоговый преобразователь, два коммутатора, синхронизатор, формирователь управляющих сигналов, интегратор и фильтр нижних частот. Введение формирователя импульсов, регистра сдвига, трех элементов

И, блока элементов НЕ, элемента ИЛИ, элемента НЕ и счетчика обеспечивает замену участка с резким перепадом, искаженного по перегрузке, на величину этого перепада. 1 з.п. ф-лы, 4 ил.

1 2921

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах передачи информации.

Цель изобретения — повышение достоверности передачи за счет устранения искажений сигналов с резкими перепадами уровня.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — формирователь управляющих сигналов; на фиг. 3 — временная диаграмма работы устройства; на фиг. 4 — .временная диаграмма работы формирователя управляющих сигналов.

Устройство для дельта-демодуляции сигналов содержит формирователь 1 импульсов, синхронизатор 2, регистр

3 сдвига, блок 4 элементов НЕ, первый 5 и второй 6 элементы И, элемент

ИЛИ 7, третий элемент И 8, счетчик

9, формирователь !О управляющих сигналов (ФУС), первый !1 и второй 12 блоки оперативной памяти, элемент

НЕ 13, буферный регистр 14, первый коммутатор 15, цифроаналоговый преобразователь (ЦАП) 16, второй коммутатор 17, интегратор 18 и фильтр

19 нижних частот. Позициями 20-24

30 отмечены соответственно первый и второй входы и первые, второй и третьи выходы ФУС 10.

Синхронизатор 2 представляет собой высокостабильный генератор импульсов, частота повторения которых равна тактовой частоте входного дельта-демодулированного (ДМ) сигнала.

Формирователь 10 управляющих сигналов включает в себя первый выделитель 25 переднего фронта, выделитель

26 заднего фронта, ключи 2?-30 с первого по четвертый, адресный счетчик, 31, параллельные регистры 32-35 с первого по четвертый, ключи 36-40 с пятого по девятый, второй 41 и

45 третий 42 выделители переднего фронта, элемент 43 сравнения, элемент

HE 44, первый 45 и второй 46 делители частоты, формирователь 47 импульса по переднему фронту, элемент 48

50 задержки на N-1 тактов, где Б разрядность регистра 3 сдвига,.первый

49 и второй 50 формирователи импульса по заднему фронту, элемент ИЛИ 51, третий делитель 52 частоты.

На фиг. 3 обозначено: a — исходный сигнал, передаваемый с помощью

ДМ вЂ” сигнала; о — тактовые импульсы с выхода синхронизатора 2; 5 — ДМ— сигнал на выходе формирователя 1; задержанный ДМ-сигнал на входе регистра 3; о. — сигнал на выходе эле. мента ИЛИ 7; e — сигнал на выходе элемента И 8;,ж — напряжение на выхоце ЦАП 16; y, u — сигналы на управляющих входах коммутатора 17; K аппроксимирующий сигнал на выходе интегратора 18; ь — выходной сигнал устройства.

На фиг. 4 обозначено: g — ДМ— сигнал на выходе формирователя 1 импульсов; 6 — сигнал на выходе элемента ИЛИ 7; о, Z — режим работы блоков 11 и 12 оперативной памяти;

g, e — сигналы с выходов делителей

45 и 46; 8c — сигнал с выхода элемента ИЛИ 51; $ — ДМ вЂ” сигнал с выхода регистра 3 сдвига; — сигнал на выходе коммутатора 15, k — сигнал »а выходе элемента 48 задержки;

И вЂ” сигнал на выходе формирователя

50; м, н — сигналы на выходах выделителей 41 и 42; о — сигнал на выходе делителя 52; и — тактовые импульсы. !

Устройство для дельта-демодуляции сигналов работает следующим образом.

Входной ДМ-сигнал из канала связи поступает на формирователь 1 импульсов, который осуществляет привязку этого сигнала к тактовым импульсам (фиг. 3 5 ), поступающим от синхронизатора 2.."Привязанная" дМ-пос— ледовательность (фиг. 3 о ) поступает на вход регистра 3 сдвига, в котором с каждым тактом происходит сдвиг информации на один разряд слева направо. Задержанная на И-1 тактов ДМпоследовательность снимается с пос— леднего разряда регистра 3 (фиг.3 ).

На выходе элемента И 5 появляется единица только в том случае, когда все разряды регистра 3 заполнены единицами (для элемента И 6 наоборот— нулями). Таким образом, на выходе элемента И11И 7 держится единица (фиг. 3 ) ) только в то время, когда все разряды регистра 3 заполнены единицами или нулями. Длительность этого сигнала на (И-1) тактов меньше длительности соответствующей непрерывР ной серии единиц <,нулей) ДМ-последовательности, и, следовательно, пропорциональна уровню перепада сигнала (фиг.3п), передаваемого с помощью

ДМ-последовательности. I

1292186

f0

f5

Установка счетчика 9 в начальное состояние N-1 производится по заднему фронту управляющего сигнала, поступающего с выхода элемента ИЛИ

7. Этйм же фронтом производится параллельная запись содержимого счетчика 9 в регистр 14 до того, как счетчик 9 обнулится. Таким образом в регистре 14 записано число, в точности совпадающее с количеством еди-, ниц (нулей) в непрерывной серии ДМпоследовательности. В знаковый разряд регистра 14 записывается информация о знаке перепада передаваемого сигнала с выхода регистра 3. Переднему фронту передаваемого сигнала соответствует единица, а заднему— нуль. Содержимое регистра 14 (положительное или отрицательное число) параллельным кодом непрерывно поступает на ЦАП 16, с выхода которого снимается постоянное напряжение, по величине соответствующее перепаду передаваемого сигнала (фиг.З к ). его переднему фронту соответствует положительное напряжение, а заднему — отрицательное.

ДМ-последовательность с выхода регистра 3 одновременно поступает на информационные входы блоков 11 и 1 2 оперативной памяти. На их адресные входы, соединенные параллельно, поступают адреса с первых выходов 22

ФУС 10. На управляющие входы блоков

11 и 12 поступает сигнал управления режимом работы "Запись-считывание" с второго выхода 23 ФУС 10. Этот сигнал поступает на блоки ll и 12 в противофазе благодаря элементу НЕ 13.

Этим же сигналом управляется первый коммутатор 15. Работа блоков 11 и

l2 осуществляется в двухтактном режиме, когда в один из них производится запись информации, а иэ другого

45 лы управления коммутатором 17, которые "привязаны" к непрерывным сериям

Сигнал с выхода элемента ИЛИ 7 поступает на первый вход элемента И

8, на второй вход которого поступа-, ют тактовые импульсы, которые поступают на тактовый вход счетчика 9 только в том случае, когда сигнал на выходе элемента ИЛИ 7 равен единице (фиг.Зe). Счетчик 9 должен начинать свой счет из начального состояния Н-1 с целью устранения разницы по длительности непрерывной серии нулей (единиц) ДМ-последовательности и сигнала на выходе элемента ИЛИ 7. производится считывание, и наоборот, Коммутатор l5 подключается к тому блоку 11 или 12, с которого производится считывание. Таким образом на выходе коммутатора 15 будет ДМ-последовательность, задержанная относительно входной на время заполнения соответствующего блока памяти.

ДМ-последовательность поступает на первый вход второго коммутатора

17, на второй вход которого приходит постоянное напряжение от ЦАП 16. Управление ключом осуществляют сигналы с третьих выходов 24 ФУС 10. Второй коммутатор 17 управляется таким образом (фиг.3 u ), что когда на его первый вход приходит первая единица (нуль) в непрерывной серии единиц (нулей), он соединяет на время одного такта вход интегратора 18 с выходом ЦАП 16. После этого коммутатор

17 отключает вход интегратора 18 до конца непрерывной серии единиц (нулей).

В момент окончания непрерывной серии второй коммутатор 17 подключает к входу интегратора 18 выход первого коммутатора 15, и это состояние сохраняется до прихода следующей непрерывной серии единиц (нулей), В силу того, что на первый вход коммутатора 17 приходит задержанная по времени ДМ-последовательность, которая заранее проанализирована регистром 3 и элементами И 5 и 6, всегда точно известно, с какого такта начнется непрерывная серия и сколько тактов она будет длиться. Управляющий сигнал, поступающий на первый вход ФУС 10, "привязан" во времени к непрерывной серии единиц (нулей), проходящей через регистр 3. Этот сигнал преобразуется ФУС 10 в сигна единиц (нулей) уже задержанной ДМпоследовательности.

Таким образом, в момент началапередачи перепада передаваемого сигнала к входу интегратора 18 подключается постоянное напряжение, соответствующее этому перепаду. Сигнал на выходе интегратора 18 скачкообразно

55 изменяется на величину этого напря-! ,жения, затем держится постоянным до окончания передачи перепада, так как .первый вход интегратора 18 отключается (фиг. 3 к) .

1292186

Выходной сигнал интегратора 18 является сигналом ступенчатой формы и представляет собой копию (аппроксимацию) исходного сигнала на передающей стороне. В результате фильт- 5 рации в фильтре 19 аппроксимирующий сигнал превращается в исходный сигнал переданного сообщения (фиг.Зл).

ФУС )О работает следующим образом. Тактовые импульсы от синхронизатора 2 поступают на вход 20 ФУС 10, откуда проходят на тактовый вход ад.Ресного счетчика 31, на выходах которого формируются адреса. Эти адреса поступают параллельным кодом на входы регистров 32-35 и входы элемента 43 сравнения, а также с первых выходов 22 ФУС 10 на адресные входы блоков )1 и 12 оперативной памяти. ! 20

Импульсы окончания счета поступа- ют с адресного счетчика 3) на делитель 52, на выходе которого формируется сигнал (фиг. 4 о) управления ключами 27-30 и 38-40, поступающий также с второго выхода 23 ФУС 10 на управляющие входы блоков 11 и 12.

Для нормальной работы устройства у адресного счетчика 31 должно быть исключено нулевое состояние выходов, 30 а число его рабочих состояний должно соответствовать емкости блоков "11 и

12 (с учетом того, что в ячейку блока 11 или 12 с нулевым адресом информация не записывается). УпРавляю- 3 щий сигнал с выхода элемента ИЛИ 7 поступает на вход 21 ФУС !О и проходит на выделители 25 и 26, которые вырабатывают короткие импульсы из фронтов. В регистры 32-35 записывают- 40 ся адреса, по времени соответствующие переднему и заднему фронтам уп равляющего сигнала с выхода элемента ИЛИ 7, лричем в регистры 32 и 34 записываются адреса, соответствующие 45 переднему фронту, а в регистры 33 и 35 — заднему фронту.

Запись в регистры 32 и 33 осуществляется в 1о время, когда идет запись в блок 11, а запись в регистры

34 и 35 в то время, когда идет запись в блок 12. Таким образом, регистры

32 и 33 "привязаны" по времени к блоку 11, а регистры 34 и 35 — к блоку 12. Зайись в регистры 32-35 осуществляется по переднему фронту укороченных импульсов, поступающих с выходов выделителей 25 и 26. Управление ключами 27-30 осуществляется таким образом, что в течение времени запчси в блок ll выходы выделителей

25 и 26 соединены с соответствующими входами регистров 32 и 33, а входы регистров 34 и 35 подключены на "землю . В течение времени записи в блок

12 выходы выделителей 25 и 26 соединены с соответствующими входами регистров 34 и 35, а входы регистров

32 и 33 подключены на землю11. Выходы регистров 32-35 через ключи 36, 37 и 40 могут подключаться на первую группу входов элемента 43, на вторую группу входов которого поступают адреса со счетчика 3!. На выходе эпеме»та 43 сравнения появляется едишща только в том случае, когда совпадает информация на обеих группах входов. С выхода элемента 43 сравнения сигнал совпадения поступает »а делитель 45, с выхода которого снимается сигнал (фиг.4 ) ), управляющий ключами 36 и 37, причем во время считывания из блока 11 к входам элемента 43 сравнения подключаются выхоцы ключа 36, а во время считывания из блока 12 — выходы ключа 37. Кл1оч

36 осуществляет попеременное подключение выходов регистров 32 или 33 (а ключ 37 — выходов регистров 34 или 35) к группе входов ключа 40.

Допустим, что в исходном состоянии выходы клк>чей 36 и 37 соединены сооТВВТсТВрННо с выходами регистров

32 и 34. Адрес, соответствующий переднему фронту выходного сигнала регистра 3, записан также в регистры

32 или 34, после этого при считывании происходит совпадение адресов, поступающих с выхода счетчика 31 и с выходов регистров 32 или 34. В момент совпадения появляется импульс. на выходе элемента 43 сравнения, соответственно изменяется сигнал на выходе делителя 45 (фиг.4y) и, следовательно, ключи 36 и 37 подключают свои выходы к выходам регистров 33 и

35. В эти регистры записывается адрес, соответствующий заднему фронту выходного сигнала регистра 3. При считывании происходит совпадение этого адреса с текущим адресом на выходе счетчика 31 и соответственно изменяется управляющий сиг»ал на гыходе делителя 45 (фиг.4 g ). Следовательно, ключи 36 и 37 подключаются

1 снова к выходам регистров 32 и 34.

Сигнал с .выхода делителя 45 поступа7 12921 ет на элемент 48 задержки на 11-1 так- тов, с выхода которого сигнал (фиг;4 v, ) поступает на формирователь

50 импульса по заднему фронту. С выхода формирователя 50 снимается сигнал (фиг.4 ) управления на коммутатор 17. С выхода делителя 45 сигнал поступает на делитель 4б, сигнал с выхода которого (фиг.4 е ) поступает на входы формирователей 47 и 49 10 импульсов по переднему и заднему фронтам. Их выходы объединены на элементе ИЛИ 51> с выхода которого снимается управляющий сигнал на коммутатор 17 (фиг. 4ж). 15

Для того, чтобы исключить возможность ложного срабатывания элемента

43 сравнения, регистры 32-35 необходимо обнулять сразу после того, как произошло совпадение текущего адреса, поступающего с выходов счетчика 31, с адресом, записанным в регистрах 32-35. Для этого служат выделители 41 и 42 переднего фронта, которые преобразуют соответственно передний и задний фронты (так как на элементе НЕ 44 происходит инвертирование) управляющего сигнала с выхода делителя 45 в короткие импульсы (фиг. 4 м,н). Ключи 38 и 39 служат для коммутации выходов выделителей

41 и 42 на входы обнуления регистров

32-35. Управление ключами 38 и 39 осуществляется управляющим сигналом с выхода делителя 52 (фиг. 4 о ) 35 таким образом, что во время считывания с блока 11 выходы выделителей

41 и 42 подключены к соответствующим входам обнуления регистров 32 и 33, а во время считывания с блока 12— к входам обнуления регистров 34 и 35.

Таким образом, при передаче сигналов с резкими перепадами уровня (например, телевизионных) в результате коррекции аппроксимирующего сигнала путем вырезания его искаженных участков (затянутых фронтов) и подстановки вместо них постоянного уровня напряжения, соответствующего величине перепада передаваемого сигна- 50 ла, время установления сокращается практически до одного тактового интервала.

Формула из обретения55

1. Устройство для дельта-демодуляции сигналов, содержащее синхронизатор, выход которого соединен с пер86 вым входом формирователя управляющих сигналов, первые, второй и третьи выходы которого подключены соответственно к адресным входам первого блока оперативной памяти, управляющему входу первого коммутатора и управляющим входам второго коммутатора, информационные входы блоков оперативнои памяти объединены, выходы соединены с соответствующими информационными входами первого коммутатора, выход которого соединен с первым входом второго коммутатора, буферный регистр, выходы которого подключены к соответствующим входам цифроаналогового преобразователя, выход которого соединен с вторым информационным входом второго коммутатора, выход которого подключен к информационному входу интегратора, выход которого через фильтр нижних частот соединен с выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности передачи за счет устранения ис— кажений сигналов с резкими перепадами уровня, в него введены регистр сдвига, элементы И, элемент ИЛИ, элемент НЕ, группа элементов НЕ, счетчик и формирователь импульсов, выход которого соединен с информационным входом регистра сдвига, первый

;выход которого подключен к информа1 ционным входам блоков оперативной памяти и входу знакового разряда буферного регистра, вторые выходы регистра сдвига подключены к соответству|ощим входам первого элемента И и через соответствующие элементы НЕ группы к входам второго элемента И, выходы первого и второго элементов

И соединены с соответствующими входами элемента ИЛИ, выход которого подключен к второму входу формирователя управляющих сигналов и первому .входу третьего элемента И, выход ко" торого подключен к счетному входу счетчика, выходы которого соединены ,с соответствующими ппформационными входами буферного рег= стра, вход разрешения записи которого объединен с вторым входом третьего элемента И, I установочным входом счетчика, тактовыми входами формирователя импульсов, регистра сдвига и интегратора и подключен к выходу синхронизатора, первые выходы формирователя управляющих сигналов подключены к адресным вхо!

292186

10 ключ, первый и второй выходы которого соединены с входами обнуления соответственно первого и третьего параллельных регистров, восьмой ключ, первый и второй выходы которого соединены с входами обнуления соответственно второго и четвертого параллельных регистров, выходы пятого и шестого ключей соединены соответственно с первыми и вторыми входами девятого ключа, выходы которого подключены к соответствующим вторым входам элемента сравнения, выход ко- . торого через первый делитель частоты соединен с управляющими входами пятого и шестого ключей, входами второго делителя частоты, информационным входом элемента задержки на N-1 тактов, входами эпемента НЕ и второго выделителя переднего фронта, выход которого соединен с информационным входом седьмого ключа, выход элемента НЕ подключен к входу третьего выделителя переднего фронта, выход которого соединен с информационным входом восьмого ключа, второй выход адресного счетчика соединен с входом третьего делителя частоты, выход коTopoI о подключен к управляющим Входам ключей с первого по четвертый и с седьмого по девятый и является вторым выходом формирователя. управляющих сигналов, выход второго делителя частоты соединен с входами фор-. мирователя импульса по переднему фронту и первого формирователя импульса по заднему фронту, выходы которых подключены к соответствующим входам элемента ИЛИ, выход элемента задержки на N-! тактов соединен с входом второго формирователя импульса по заднему фронту, выход которого и выход элемента ИЛИ являются третьими выходами формирователя управляющих сигналов. дам второго блока оперативной памяти, второй выход формирователя управляющих сигналов соединен с управляющим входом второго блока оперативной памяти и через элемент НЕ с управляющим входом первого блока оперативной памяти, информационный вход формирователя импульсов является информационным входом устройства.

2. Устройство по п.1, о т л и ч à- >0 ю щ е е с я тем, что формирователь управляющих сигналов включает в себя .адресный счетчик, первые выходы которого подключены к соответствующим информационным входам параллельных регистров с первого по четвертый, соответствующим первым входам элемента сравнения, и являются соответствующими первыми выходами формирователя управляющих сигналов, тактовый вход адресного счетчика объединен с управляющим входом элемента задержки на N-I тактов и является первым входом формирователя управля25 ющих сигналов, первый выделитель переднего фронта и выделитель заднего фронта, входы которых объединены и являются вторым входом формирователя управляющих сигналов, выходы подключены к первым входам соответственно первого, второго, третьего и четвертого ключей, вторые входы которых объединены и подключены к шине нулевого потенциала, выходы первого, третьего, второго и четвертого ключей соединены с входами разрешения записи параллельных регистров соответственно с первого по четвертый, выходы первого и второго параллельных регистров подключены соответ ственно к первым и вторым входам пя. того ключа, выходы третьего и четвертого параллельных регистров подключены соответственно к первым и вторым входам шестого ключа, седьмой

) 292186

Фиг 7

П 22

1292l 86 к, К1

1РИа 3

ЗЛИСЬ

Редактор H. Тупица

Заказ 286358

Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

li3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 д е

jK

3 и 1

Составитель О. Ревинский

Техред И.Попович Корректор А. Ильин