Устройство для формирования исполнительных адресов

 

Изобретение относится к вычислительной технике и предназначено для использования в ЭВМ.с относительной адресацией. Изобретение решает задачу расширения функциональных возможностей устройства путем обеспечения возможности расширения числа типов индексации. С этой цепью в устройство дополнительно введены два элемента НЕ 13, 14 и элемент 4И-2ИЛИ-НЕ 15. С помощью этих элементов осуществля- . ется управляемое вьщеление переменного числа разрядов индексного регистра 9 для прибавления к значению исходного относительного адреса, 2 з.п. ф-лы, 5 ил. С (Л

СОЮЗ СОВЕТСКИХ

СОЦИЮИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) (5D 4 G 06 F 9/36

ВГ.""..:!МЕАЯ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

j i3, К ASTOPCHOMV СВИДЕТЕЛЬСТВУ (61) 1223229 (21) 3962908/24-24 (22) 08. 10. 85 (46) 23.03.87. Бюл. Ô 11

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (71) Рижское производственное объединение ВЭф им. В.И.Ленина (72) В.О.Жогло, А.П.Иванов, С.И.Сазонов и С.А.Крегер (53) 681.325(088.8) (56) Авторское свидетельство СССР

И 1223229, кл. G 06 Р 9/36, 1984. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ИСПОЛНИТЕЛЬНЫХ АДРЕСОВ (57) Изобретение относится к вычисли( тельной технике и предназначено для использования в ЭВИ с относительной адресацией. Изобретение решает задачу расширения функциональных возмож- ностей устройства путем обеспечения возможности расширения числа типоь индексации. С этой целью в устройство дополнительно введены два элемента

НЕ 13, 14 и элемент 4И-2ИЛИ-НЕ 15.

С помощью этих элементов осуществля; . ется управляемое выделение переменного числа разрядов индексного регистра 9 для прибавления к значению исходного относительного адреса, 2 з.п. с

Я ф-лы, 5 ил.

1298745 2

25 .30

45 и

О.

Устройство работает следующим образом.

На регистре 1 команд хранится исходный относительный адрес переменНоА длины (до шестнадцати разрядов) для формирования исполнительного адреса при относительной адресации.

Для определения разрядности элемента операнда, адрес которого формируется

Изобретение относится к вычислительной технике, предназначено для использования в электронных цифровых вычислительных машинах с относительной адресацией и является усовершенствованием устройства по основносу авт, св. ¹ 1223229, Цель изобретения — расширение функциональных возможностей устройства путем обеспечения возможности расширения типов индексации.

На фиг. 1 представлена блок-схеМа устройства на фиг. 2 — функциональная схема шифратора, на фиг. 3 и 4 функциональная схема дешифратора на фиг. 5 — пример формирования исполнительного адреса.

Устроиство содержит регистр 1 комайд, четыре блока 2-5 элементов И, два сумматора 6 и 7, регистр 8 базового адреса, индексный регистр 9, дешифратор 10, шифрат ор 11, коммутатор "..2, два элемента НЕ 13 и 14 и элемент 4И-2ИЛИ-НЕ 15.

Устройство имеет вход 16 команды, вход 17 базового адреса, вход 18 индекса, тактовые входы 19-23, выход

24 исполнительного адреса.

Шифратор 11 содержит два элемента

И 25 и 26, три элемента И-НЕ 27-29 и два выходных элемента И-НЕ 30 и 31 и имеет вход 32 блокировки, тактовый вход 33, информационный вход 34, управляющий выход 35, первый 36 и второй 37 информационные выходы, Дешифратор 10 содержит четырехвхоцовый элемент И-НЕ 38, три двухвходовых элемента И-НЕ 39-41 четыре элемента И 42-45, элемент 2И-ИЛИНЕ 46,. четыре элемента HJIM-НЕ 47-50; три элемента ИЛИ 51-53, два элементарных дешифратора 54 и 55, четыре сумматора 56-59 и четыре группы элементов НЕ 60-63.

Дешифратор 10 имеет информационный вход 64, тактовый вход 65, первы

66 и второй 67 входы разрешения маскирования, шину 68 логической единицы, нулевую шину 69, выходную шину 7 на выходе устройства, используются разряды регистра 1 команд, в которых записан двоичный код количества обрабатываемых разрядов (КОР) . Под воздействием тактового сигнала, поступающего на первый тактовый вход

19 устройства, элементы И первого блока 2 элементов И транслируют код относительного адреса с выходов регистра 1 команд на первый вход первого сумматора 6. Одновременно под воздействием тактового сигнала, поступающего на третий тактовый вход

21 устройства, элементы И.блока 5 элементов И передают информацию из индексного регистра 9 на входы коммутатора 12, который производит сдвиг информации, определяющей номер обрабатываемого элемента операнда массива данных.

Двоичный код величины сдвига содержимого индексного регистра 9 появляется на выходе шифратора 11; этот код формируется по содержимому разрядов второй группы выходов регистра 1 команд и под воздействием тактового сигнала, поступающего на четвертый тактовый вход 22 устройства и шифратор 11, В случае, когда KOP принимает значения 1, 2, 4, 8 или

16, осуществляется сдвиг информации в сторону младших разрядов в коммута; торе 12. По информации, поступающей с выходов коммутатора 12 на второй вход первого сумматора 6, происходит арифметическое сложение с относительным адресом, поступившим на первый вход этого сумматора. 11ри этом по информации, поступающей с третьей группы выходов регистра 1 команд, где хранится обратный код количества обрабатываемых разрядов элемента операнда, на информационный вход дешифратора 10 под воздействием тактового сигнала, поступающего на пятый тактовый вход 23 устройства, происходит формирование маски, верхняя граница (ВГ) которой определяется по формуле

ВГ= 16-BCD, где BCD = 1о8

16

1(ОР (1. 2) а нижняя граница маски ограничена младшим разрядом.

Сформированная маска поступает па выходной шине дешифратора 10 на вторые входы элементов И второго

1298745

25 (1. 3), ВГ = КОР, при этом нижняя граница маски ограничена младшими разрядами. Под действием управляющего сигнала, сфор- 30 мированного на выходе элемента 15, осуществляется блокировка управляющего сигнала на выходе элемента И-НЕ 39 дешифратора 10, что препятствует формированию маски согласно формуле (1,2) .

Сформированный на первом сумматоре 6 адрес через элементы второго блока 3 элементов И поступает на первый вход второго сумматора 7 для 40 арифметического сложения с содержимым регистра 8 базового адреса, информация которого при наличии сигнала, поступающего на второй 20 тактовый вход устройства и вторые входы элементов И третьего блока 4 элементов И, появляется на выходах этих элементов для подключения к второму входу второго сумматора 7. На выходе сумматора 7 формируется исполнительный адрес.

По сравнению с основным изобретением предлагаемое устройство имеет те технико-экономические преимущества, что расширяются его функциональные воэможности, так как предлагаемое устройство для формирования исполнительных адресов реализует возможность использования различного колиблока 3 для окончательного формирования информации, поступающей с выхода первого сумматора б на первые входы элементов второго блока 3, Маска накладывается так, что на выходах этих элементов появляется результат арифметического сложения относительног о адреса и выделенной части индексного регистра с учетом верхней границы маски. 10

Для значения КОР, отличного от

1, 2, 4, 8 или 16, поступающего в инверсном виде с третьей группы выхо дов регистра 1 команд на входы элементов 13 и 15, и производится формирование управляющих сигналов на выходах этих элементов. Под действи- ° ем управляющего сигнала на выходе элемента 14 производится блокировка четвертого тактового входа 22 уст- 20 ройства по второму входу элемента

И 25 шифратора 11 и осуществляется формирование двоичного кода верхней границы маски по следующей формуле: честна разрядов содержимого индексного регистра, а также расширяется число типов индексации кроме того, сокращаются размеры массивов устройств и блоков, которые предназначены для хранения данчых и организации вычислительного процесса.

Экономический эффект достигается за счет сокращения числа блоков, предназначенных для построения памяти центрального управляющего устройства. 11редлагаемое устройство позво— ляет сэкономить один типовой элемент замены для каждого управляющего устройства.

Фор мула из обретения

1. Устройство для формирования исполнительных адресов по авт, св.

N - 1223229, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения дополнительных типов индексации в устройство введены два элемента НЕ и элемент 4И-2ИЛИ-НЕ, первый, второй и третий входы которого подключены к входам с первого по третий разрядов информационного входа дешифратора соответственно, четвертый вход элемента 4И-2ИЛИ-НЕ подключен через первый элемент НЕ к четвертому разряду информационного входа дешифратора и к входам с пятого по восьмой элемента 4И-2ИЛИ-НЕ, выход которого подключен к первому входу разрешения маскирования дешиф-., ратора и к входу второго элемента

НЕ, выход которого подключен к входу блокировки шифратора и к второму входу разрешения маскирования дешифратора.

2, Устройство по и. 1, о т л и ч а ю щ е е с я тем, что шифратор содержит два элемента И, три элемента И-НЕ и два выходных элемента И-11Е, причем первый и второй входы первого элемента И являются соответственно входом блокировки и тактовым входом

1 шифратора, выход первого элемента И подключен к первым входам второго элемента И и элементов И вЂ” НЕ. вторые входы которых ягляются соответствующими разрядал и информационного входа шифратора, выход второго элемента И является управляющим выходом шифратора, выход первого элемента И-НЕ подключен к первому входу первого вы5 129 ходного элемента И-НЕ, второй вход которого подключен к первому входу второго выходного элемента И-НЕ и к выходу второго элемента И-НЕ, второй вход второго выходного элемента

И-HE подключен к выходу третьего элемента И-НЕ, выходы первого и второго выходных элементов И-НЕ являются соответственно первым и вторым информационными выходами шифратора.

8745

10

3. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что дешифратор содержит четырехвходовый элемент

И-НЕ, три двухвходовых элемента И-HE четыре элемента И, элемент 2И-ИЛИ-НЕ, четыре элемента ИЛИ-НЕ, три элемента ИЛИ, два элементарных дешифратора, четыре сумматора и четыре группы элементов НЕ. причем входы четырехвходового элемента И-НЕ являются соответствующими разрядами информационного входа дешифратора, тактовый вход которого является первым входом первого элемента И, выход которого подключен к первым входам элемента

2И-ИЛИ-HE и элементов И с второго по четвертыи, вторые входы элемента

2И-ИЛИ-НЕ и второго элемента И подключены к выходу четырехвходового элемента И-НЕ, третий и четвертый входы элемента 2И-ИЛИ-НЕ подключены к выходу первого элемента ИЛИ-НЕ, выход элемента 2И-ИЛИ-HE подключен к первому входу первого двухвходового элемента И-НЕ, второй вход которого является первым входом разрешения маскирования дешифратора, второй вход разрешения маскирования которого подключен к первым входам элементов ИЛИ-НЕ и к второму входу первого элемента И, вторые входы элементов

ИЛИ-НЕ подключены к соответствующим входам четырехвходового элемента

И-НЕ, первый вход которого подключен к первым входам второго и третьего двухвходовых элементов И-НЕ. вторые входы которых подключены соответственно к второму и третьему входам четырехвходового элемента И-НЕ, вы15

50 ходы второго и третьего двухвходовых элементов И-НЕ подключены к вторым входам соответственно третьего и четвертого элементов И, выходы второго, третьего и четвертого элементов И подключены к первым входам соответственно первого, второго и третьего элементов ИЛИ, вторые входы которых подключены к выходам соответственно второго, третьего и четвертого элементов . ЛЛИ-НЕ, выход и первый вход первого двухвходового элемента И-НЕ подключены к управляющим входам соответственно первого и второго элементарных дешифраторов, первый,.второй и третий информационные входы которых подключены к выходам соответственно третьего, второго и первого элементов ИЛИ, первый разряд входа первого слагаемого первого сумматора подключен к входу переноса сумматора и к шине логической единицы, выходы с первого по третий первого элементарного дешифратора подключены соответственно к разрядам с второго по четвертый входа первого слагаемого первого сумматора, выходы с четвертого по седьмой первого элементарного дешифратора подключены соответственно к разрядам с первого по четвертый вход первого слагаемого второго сумматора, выходы с первого по четвертый второго элементарного дешифратора подключены соответственно к разрядам с первого по четвертый входа первого слагаемого третьего сумматора, выходы с пятого по восьмой второго элементарного дешифратора подключены к разрядам соответственно с первого по четвертый входа первого слагаемого четвертого сумматора, разряды входов второго слагаемого сумматоров подключены к нулевой шине, выход переноса i-го сумматора (i = 1, 2, 3) подключен к входу переноса (i + 1)-гс сумматора, разряды выхода суммы j-го сумматора (j = l, 4) подключены к входам соответствующих элементов НЕ j-й группы, выходы элементов НЕ групп образуют выходную шину дешифратора.

1298745

l 298745

i г9874 5

1(0ô Г„

Афре(Ю9 ew абак в oooo мфги(Р6Я)аюафк+л кор

Р ЕРСВя 9Д 76593 2 10

НН ВСНЬй PeZacmP О О О О ОО 0 0001 011 0 0 И 2С оо стига

ИнбексНый егист oZ 1 F EDС 8А S87 65 ИЗ

1ООО ООООО00001О1

НГууауи Mss3 s s36

ФО,Р Юуа

A+ Рд)+ тк адре

Я(йМивжафю+

+ (шюВссми регату) ЮЯ СВЛ96 765аЗ 21 0

Ка0

Фиг.5

Редактор Е.Напп

Тираж б73 Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )l(-35, Раушская наб., д. 4/5

Заказ 890/5 1

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 р Р аосле стига м

Ююичиюу

Составитель H.Çàõàðåâè÷

Техред М.Ходаиич Корректор А. Зимокосов